用于向量紧缩有符号值的乘法和累加的系统、装置和方法制造方法及图纸

本申请公开了用于向量紧缩有符号值的乘法和累加的系统、装置和方法。描述了处理器中的用于有符号数据值的乘法和累加的系统、装置和方法的实施例。例如，执行电路执行经解码的指令以：将来自第一和第二紧缩数据源操作数中的多个紧缩数据元素位置的所选择的有符号数据值相乘以生成多个第一有符号结果值；对多个第一有符号结果值求和以生成一个或多个第二有符号结果值；将一个或多个有符号结果值与来自目的地操作数的一个或多个数据值累加以生成一个或多个第三有符号结果值；以及将一个或多个第三有符号结果值存储在目的地操作数中的一个或多个紧缩数据元素位置中。

Systems, devices and methods for multiplying and accumulating signed values for vector compaction

This application discloses systems, devices and methods for multiplying and accumulating signed values of vector compaction. An embodiment of a system, apparatus and method for multiplication and accumulation of signed data values in a processor is described. For example, the execution circuit executes decoded instructions to multiply the selected symbolic data values from the positions of multiple compact data elements in the first and second compact data source operands to generate multiple first symbolic result values; to sum multiple first symbolic result values to generate one or more second symbolic result values; and to add one or more symbolic result values to One or more data values of a destination operand accumulate to produce one or more third signed result values, and store one or more third signed result values in one or more compact data element locations of the destination operand.

【技术实现步骤摘要】
用于向量紧缩有符号值的乘法和累加的系统、装置和方法
本专利技术的实施例涉及计算机处理器架构的领域。更具体地，实施例涉及在被执行时引起向量紧缩有符号数据值的乘法和累加的指令。
技术介绍
指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。在此，术语“指令”一般是指宏指令——即，提供给处理器供执行的指令——而不是作为由处理器的解码器对宏指令解码而产生的结果的微指令或微操作。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公共指令集。例如，奔腾4(Pentium4)处理器、酷睿TM(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(AdvancedMicroDevices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存本文档来自技高网...

【技术保护点】
1.一种用于执行指令的方法，所述方法包括：由解码电路对指令解码，所述指令具有用于第一紧缩数据源操作数、第二紧缩数据源操作数以及紧缩数据目的地操作数的字段；由执行电路通过以下操作执行经解码的指令：将来自所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的多个紧缩数据元素位置的所选择的有符号数据值相乘以生成多个第一有符号结果值；对所述多个第一有符号结果值求和以生成一个或多个第二有符号结果值；将所述一个或多个第二有符号结果值累加以生成一个或多个第三有符号结果值；以及将所述一个或多个第三有符号结果值存储在所述目的地操作数中的一个或多个紧缩数据元素位置中。

【技术特征摘要】
2017.09.29 US 15/721,6161.一种用于执行指令的方法，所述方法包括：由解码电路对指令解码，所述指令具有用于第一紧缩数据源操作数、第二紧缩数据源操作数以及紧缩数据目的地操作数的字段；由执行电路通过以下操作执行经解码的指令：将来自所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的多个紧缩数据元素位置的所选择的有符号数据值相乘以生成多个第一有符号结果值；对所述多个第一有符号结果值求和以生成一个或多个第二有符号结果值；将所述一个或多个第二有符号结果值累加以生成一个或多个第三有符号结果值；以及将所述一个或多个第三有符号结果值存储在所述目的地操作数中的一个或多个紧缩数据元素位置中。2.如权利要求1所述的方法，其特征在于，由所述执行电路执行经解码的指令进一步包括：将来自所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的所述多个紧缩数据元素位置的数据值复用到至少一个乘法器电路。3.如权利要求2所述的方法，其特征在于，基于在所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中共享相同的紧缩数据元素位置的数据值，将来自所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的多个紧缩数据元素位置的数据值复用到所述至少一个乘法器电路。4.如权利要求1所述的方法，其特征在于，由一个或多个加法器网络生成所述一个或多个第二有符号结果值。5.如权利要求1所述的方法，其特征在于，存储所述一个或多个第三有符号结果值包括：将结果值存储在所述紧缩数据目的地操作数的上半部中；并且将结果值存储在所述紧缩数据目的地操作数的下半部中。6.如权利要求1所述的方法，其特征在于，将所选择的有符号数据值相乘包括：执行操作S1H*S2H、S1G*S2G、S1F*S2F和S1E*S2E以及操作S1D*S2D、S1C*S2C、S1B*S2B和S1A*S2A以生成所述多个第一有符号结果值，其中S1标识所述第一紧缩数据源操作数，S2标识所述第二紧缩数据源操作数，并且A、B、C、D、E、F、G和H标识从最低到最高数据元素位置排序的所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的紧缩数据元素位置。7.如权利要求6所述的方法，其特征在于，对所述多个第一有符号结果值求和包括：执行操作(S1H*S2H)+(S1G*S2G)+(S1F*S2F)+(S1E*S2E)并且执行操作(S1D*S2D)+(S1C*S2C)+(S1B*S2B)+(S1A*S2A)以生成所述一个或多个第二有符号结果值。8.如权利要求1所述的方法，其特征在于，进一步包括，响应于检测到所述一个或多个第三有符号结果值的值高于阈值，将最大值存储在所述目的地操作数的对应的位置中...

【专利技术属性】
技术研发人员：V·R·马杜里，E·乌尔德阿迈德瓦尔，R·凡伦天，J·考博尔，M·查尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US