一种IO驱动电路制造技术

本发明专利技术公开了一种IO驱动电路，所述IO驱动电路包括左端口驱动电路、右端口驱动电路、第一开关、第二开关；所述第一开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路，所述第二开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路。本发明专利技术提出的IO驱动电路，通过复用两个通用数字驱动单元部分驱动管的方式，实现了差分高速低压差驱动电路；将原差分端口驱动电流均分至两个通用数字驱动单元中，通过开关控制两路电流并联输出还是分离输出，使两个端口通过模式选择可工作在单端口与差分端口两种模式。

【技术实现步骤摘要】
一种IO驱动电路
本专利技术涉及集成电路设计领域，具体来说，涉及一种IO驱动电路。
技术介绍
集成电路(芯片)外围引脚通常需要驱动较大的负载，容性负载从几皮法至几十皮法，驱动TTL逻辑还需要驱动阻性负载。由于要驱动较大的负载，需要设计一组级联的大尺寸驱动器。常用的CMOS逻辑驱动电路如图1所示，PDRIVER0与NDRIVER0信号通过预驱动Bufffer驱动较大尺寸的PM0驱动管与NM0驱动管，PM0与NM0提供较大的驱动电流驱动OUT端所接较大负载。以通用CMOS逻辑为例，信号电压输出范围0.4V～2.4V，工作频率在100MHz以内，仅适用于低速短距离传输。集成电路通常需要同时具备通用数字CMOS逻辑信号驱动能力与高速长距离驱动能力，需要另外设计高速驱动端口，增加了芯片所需引脚数量及芯片面积。通用的数字逻辑驱动电路，如CMOS/TTL逻辑，为单端电压驱动逻辑，信号输出摆幅较大，不利于高速信号的长距离传输。通用数字逻辑驱动端口在集成电路中普遍存在，提高通用数字逻辑驱动端口的传输速度与传输距离，可省去芯片需额外配置的高速输出端口，有效减少芯片的封装引脚数量，降低封装大小与成本。专利本文档来自技高网...

【技术保护点】
1.一种IO驱动电路，其特征在于，所述IO驱动电路包括左端口驱动电路、右端口驱动电路、第一开关、第二开关；所述第一开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路，所述第二开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路。

【技术特征摘要】
1.一种IO驱动电路，其特征在于，所述IO驱动电路包括左端口驱动电路、右端口驱动电路、第一开关、第二开关；所述第一开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路，所述第二开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路。2.根据权利要求1所述的一种IO驱动电路，其特征在于，所述左端口驱动电路包括第一逻辑控制器、第二逻辑控制器、第一通用数字逻辑驱动器、第二通用数字逻辑驱动器、第一高速低压差驱动器、第二高速低压差驱动器、第一驱动电流发生部、第二驱动电流发生部；所述第一逻辑控制器的输入端输入第一信号，所述第一逻辑控制器的第一输出端与所述第一通用数字逻辑驱动器的控制端连接，所述第一逻辑控制器的第二输出端与所述第一高速低压差驱动器的控制端连接，所述第二逻辑控制器的输入端输入第二信号，所述第二逻辑控制器的第一输出端与所述第二通用数字逻辑驱动器的控制端连接，所述第二逻辑控制器的第二输出端与所述第二高速低压差驱动器的控制端连接；所述第一通用数字逻辑驱动器的一端作为所述IO驱动电路的左端口，所述第一通用数字逻辑驱动器的另一端与所述第二通用数字逻辑驱动器的一端连接，所述第二通用数字逻辑驱动器的另一端接数字地；所述第一驱动电流发生部连接所述第一高速低压差驱动器的第一端，所述第一高速低压差驱动器的另一端连接所述第二高速低压差驱动器的一端，所述第二高速低压差驱动器的另一端通过所述第二驱动电流发生部接数字地。3.根据权利要求2所述的一种IO驱动电路，其特征在于，所述右端口驱动电路包括第三逻辑控制器、第四逻辑控制器、第三通用数字逻辑驱动器、第四通用数字逻辑驱动器、第三高速低压差驱动器、第四高速低压差驱动器、第三驱动电流发生部、第四驱动电流发生部；所述第三逻辑控制器的输入端输入第三信号，所述第三逻辑控制器的第一输出端与所述第三通用数字逻辑驱动器的控制端连接，所述第三逻辑控制器的第二输出端与所述第三高速低压差驱动器的控制端连接，所述第四逻辑控制器的输入端输入第四信号，所述第四逻辑控制器的第一输出端与所述第四通用数字逻辑驱动器的控制端连接，所述第四逻辑控制器的第二输出端与所述第四高速低压差驱动器的控制端连接；所述第三通用数字逻辑驱动器的一端作为所述IO驱动电路的右端口，所述第三通用数字逻辑驱动器的另一端与所述第四通用数字逻辑驱动器的一端连...

【专利技术属性】
技术研发人员：何龙，黄嵩人，董刚，张仁梓，
申请(专利权)人：湖南进芯电子科技有限公司，
类型：发明
国别省市：湖南,43