可扩展的2.5D接口架构制造技术

本发明专利技术涉及一种可扩展的2.5D接口架构。本公开涉及用于接口块的系统和方法。接口块包括沿着接口块分布的输入/输出模块和散置在输入/输出模块内的中间栈。输入/输出模块包括至少一个数据模块和至少一个命令模块。输入/输出模块中的至少一个由毗邻的一对信道共享。输入/输出模块中的每个被配置成经由硅中介或等同物与存储器件对接。中间栈模块经由可编程逻辑电路与输入/输出模块通信。中间栈模块可以包括独立的时钟象限。各时钟象限被配置成在不同相位处操作，其中各相位被对准到相应的核心时钟。

Extensible 2.5D Interface Architecture

The invention relates to an extensible 2.5D interface architecture. The present disclosure relates to systems and methods for interface blocks. Interface blocks include input/output modules distributed along the interface blocks and intermediate stacks scattered within the input/output modules. The input/output module includes at least one data module and at least one command module. At least one of the input/output modules is shared by an adjacent pair of channels. Each of the input/output modules is configured to dock with memory devices via a silicon mediator or equivalent. Intermediate stack module communicates with input/output module via programmable logic circuit. Intermediate stack modules can include independent clock quadrants. Each clock quadrant is configured to operate at different phases, where each phase is aligned to the corresponding core clock.

【技术实现步骤摘要】
可扩展的2.5D接口架构分案申请说明本申请是申请日为2015年9月24日、申请号为201510617804.0的专利技术专利申请(名称为“可扩展的2.5D接口架构”)的分案申请。
该公开总体涉及用于在多个存储器件之间建立通信的系统互连架构的领域。
技术介绍
半导体行业正逐步走向2.5D和3D架构以解决硅可扩展性。2.5D配置是指经由相同封装上的硅中介或等同物连接两个或多个硅片。各种硅片典型地经由称作微凸块的小凸块连接。2.5D接口架构是行业中新的但越来越从很多专用集成电路(ASIC)、专用标准产品(ASSP)和现场可编程门阵列(FPGA)的开发者获得动力和支持、尤其是在用于对接至以解决时延和带宽关注为目标的存储器件的应用中。然而，当前的2.5D架构仅能够对接至单一2.5D器件并且不以用于通用2.5D器件的可扩展接口作为目标。
技术实现思路
该专利技术涉及可扩展2.5D接口的架构，具体为输入/输出(I/O)缓冲器的分区、横跨允许相同接口块与无数2.5D存储器件通信以及允许其他集成电路器件(例如，ASIC、ASSP和FPGA)经由硅中介或桥与类似2.5D接口通信的整个架构的控制以及功能。该接口架构使接口的有用性延伸超过只对接至2.5D存储器件。公开包括可以被复制以匹配2.5D接口的宽度、接口I/O缓冲器的分区及其控制的有效分组以允许接口至变化的协议标准的最大灵活性的小型可编程I/O模块的限定。最终得到的架构允许单一个硬件结构简单地通过将其与利用诸如FPGA构造等的可编程逻辑构造实施的合适的软件逻辑配对物联接而与无数存储器件接口。架构的延伸还允许相同的硬件接口缩放以与外部ASIC、ASSP或其他硅片接口以解决很多其他应用领域问题而不必重新制造用于接口架构的硬件。现有的2.5D接口架构典型地被开发用于经由专有的2.5D接口协议对接至专有的静态随机存取内存(SRAM)芯片。接口架构经由简单I/O接口使双倍数据速率(DDR)信令适应于与由主机驱动的时钟同步。由于由互连传播引入的时延可以降低接口上可得到的采用窗口，所以接口架构的同步DDR信令可能会限制可由架构实现的最大频率。在一些实施例中，同步DDR架构勉强能够实现500MHz操作，而现实操作很可能在甚至更低的频率。此外，接口架构仅可以提供用于对接至专有SRAM内存芯片。接口不可扩展至行业上开发的通信协议，从而将可得到的子代器件的选择锁定为对接至专有选项。各种2.5D接口架构的分区也可以是刚性的并且不允许用于各种新兴2.5D接口标准的支持的可配置性。例如，四倍数据率宽输入输出(QDRWIO)SRAM是一种电超集但不是高带宽内存(HBM)DRAM的协议子集。现有的行业2.5D接口架构未分区成适应于这些不同的标准，并且不可以允许相同的ASIC/ASSP硅对接至不同的存储器件。于是，描述了涉及可扩展2.5D接口的架构的系统和方法。在一些方面中，所公开的接口架构包括接口块。输入/输出模块沿着接口块分布。中间栈模块散置在多个输入/输出模块内。输入/输出模块包括至少一个数据模块和至少一个命令模块。多个输入/输出模块中的至少一个由毗邻的一对信道共享。多个输入/输出模块中的每个被配置成经由硅中介、硅桥或等同物中的一个与存储器件对接。输入/输出模块中的每个可以包括48-I/O模块。中间栈模块经由可编程逻辑电路与输入/输出模块通信。在一些实施例中，中间栈包括独立的时钟象限。各时钟象限被配置成以不同相位操作。在一些实施例中，各相位对准至相应的核心时钟。在一些实施例中，每个相应的核心时钟对准至物理层时钟。在一些实施例中，输入/输出模块中的每个包括：被映射至一组可编程单端输入/输出(PSIO)子模块中的一个的第一组引脚，和被映射至一组可编程差分/单端输入/输出(PDIO)子模块中的一个的第二组引脚。可以设置被分区使得第一时钟集可从PSIO子模块的第一半部重新分布至PSIO子模块的第二半部的时钟拓扑。在一些实施例中，由毗邻的一对信道共享的输入/输出模块中的至少一个被分区成具有相同数量引脚的两个子模块。在一些实施例中，输入/输出模块的数据模块包括被映射至输出选通引脚的PDIO子模块的第一子集和被映射至输入选通引脚的第二子集PDIO的子模块。输入/输出模块的命令模块可以包括被映射至PDIO子模块的差分时钟输出。在一些实施例中，至少一个数据模块进一步包括被映射至PDIO子模块的第一子集的第一环形电路和被映射至PDIO子模块的第二子集的第二环形电路。第一环形电路被配置成使被映射至PSIO组的输出选通单元延迟。第一环形电路和第二环形电路可以包括延迟锁相环(DLL)电路和锁相环(PLL)电路。在一些实施例中，各输入/输出模块经由包括了控制接口组和/或数据接口组的通用接口协议与所述可编程逻辑电路通信。控制接口组将地址、命令和/或控制信号发送至所述可编程逻辑电路。数据接口组将数据发送至可编程逻辑电路并且从可编程逻辑电路接收数据。在一些方面中，这里所描述的系统和方法包括涉及可扩展的2.5D接口的架构以执行这里所描述的功能的方法。应该注意的是，上面描述的系统和/或方法可以应用于其他系统、方法和/或设备或者依照其他系统、方法和/或设备使用。附图说明专利技术的以上和其他优点将在考虑到结合附图进行的以下详细描述时变得显而易见，在附图中同样的附图标记始终是指同样的部件，并且附图中：图1是根据某些实施例的说明性接口块；图2是根据某些实施例的包括了用于与32-信道QDRWIOSRAM对接的48-IO模块的说明性接口块；图3是根据某些实施例的包括了用于与8-信道HBMDRAM对接的48-IO模块的说明性接口块；图4是根据某些实施例的将48-IO模块连接至各个内存接口的说明性描绘；图5是根据某些实施例的装配在微凸块阵列之上的48-IO模块的说明性描绘；图6是根据某些实施例的48-IO模块微凸块映射的说明性描绘；图7A和图7B(下文中统称为图7)描绘了根据某些实施例的具有分区的时钟拓扑的说明性48-IO模块；图8A、图8B和图8C(在下文中统称为图8)描绘了根据某些实施例的用于接口块的说明性时钟网络拓扑；图9A和图9B(下文中统称为图9)描绘了根据某些实施例的用于接口块的说明性时钟网络拓扑；图10A和图10B(下文中统称为图10)描绘了根据某些实施例的用于被集成到可编程器件时钟网络内的接口块的说明性时钟网络拓扑；图11A和图11B(下文中统称为图11)描绘了根据某些实施例的具有时钟域分区拓扑的说明性48-IO模块；图12是根据某些实施例的PSIO的说明性逻辑代表；图13是根据某些实施例的PSIO的说明性定时图；图14A、图14B和图14C(下文中统称为图14)描绘了根据某些实施例的PDIO的说明性逻辑代表；图15A和图15B(下文中统称为图15)描绘了根据某些实施例的PDIO的说明性定时图；图16A和图16B(下文中统称为图16)描绘了根据某些实施例的包括了48-IO模块的接口块的说明性定时图；图17A和图17B(下文中统称为图17)描绘了根据某些实施例的与QDRWIOSRAM一起工作的接口块的说明性定时图；图18A和图18B(下文中统称为图18)描绘了根据某些实施例的与QDRWIOSRAM一起工作的接口块的另一说明性定时图；图1本文档来自技高网...

【技术保护点】
1.一种可扩展接口装置，包括：沿着所述可扩展接口装置定位的多个输入/输出电路，其中所述多个输入/输出电路包括能够被配置为数据电路或命令电路的电路，所述多个输入/输出电路包括：电路的第一子集，被配置为映射到输出选通引脚的数据电路，以及电路的第二子集，被配置为映射到输入选通引脚的数据电路，其中所述多个输入/输出数据电路中的至少一个包括：第一电路，被映射到所述电路的第一子集，其中所述第一电路延迟被映射到映射子电路的输出选通电路；以及第二电路，被映射到所述电路的第二子集；以及所述多个输入/输出电路中的中间栈电路，其中所述中间栈电路经由可编程逻辑电路装置与所述多个输入/输出电路通信。

【技术特征摘要】
2014.10.02 US 62/058,933;2015.04.21 US 14/692,1331.一种可扩展接口装置，包括：沿着所述可扩展接口装置定位的多个输入/输出电路，其中所述多个输入/输出电路包括能够被配置为数据电路或命令电路的电路，所述多个输入/输出电路包括：电路的第一子集，被配置为映射到输出选通引脚的数据电路，以及电路的第二子集，被配置为映射到输入选通引脚的数据电路，其中所述多个输入/输出数据电路中的至少一个包括：第一电路，被映射到所述电路的第一子集，其中所述第一电路延迟被映射到映射子电路的输出选通电路；以及第二电路，被映射到所述电路的第二子集；以及所述多个输入/输出电路中的中间栈电路，其中所述中间栈电路经由可编程逻辑电路装置与所述多个输入/输出电路通信。2.根据权利要求1所述的可扩展接口装置，其中所述多个输入/输出电路中的每个多个输入/输出电路经由硅中介或硅桥与存储器装置接口连接。3.根据权利要求2所述的可扩展接口装置，其中所述多个输入/输出电路以多个接口协议中的任一接口协议与所述存储器装置接口连接。4.根据权利要求1所述的可扩展接口装置，其中所述多个输入/输出电路中的每个多个输入/输出电路包括：第一多个引脚，所述第一多个引脚被映射到多个可编程单端输入/输出(PSIO)子电路之一；以及第二多个引脚，所述第二多个引脚被映射至多个可编程差分/单端输入/输出(PDIO)子电路之一。5.根据权利要求4所述的可扩展接口装置，其中所映射的所述子电路包括PSIO子电路。6.根据权利要求4所述的可扩展接口装置，其中在所述多个输入/输出电路被配置为命令电路的情况下，所述多个输入/输出电路中的一个或多个输入/输出电路包括差分时钟输出，所述差分时钟输出被映射到多个PDIO子电路之一。7.根据权利要求1所述的可扩展接口装置，其中所述第一电路和第二电路中的每一个包括延迟锁相环电路和锁相环电路。8.根据权利要求1所述的可扩展接口装置，其中所述中间栈电路包括时钟象限，其中每个时钟象限被配置成在不同相位中操作。9.根据权利要求8所述的可扩展接口装置，其中每个相位被对准到相应的核心时钟或者每个相应的核心时钟被对准到物理层时钟。10.根据权利要求1所述的可扩展接口装置，其中所述多个输入/输出电路中的每个输入/输出电路是48-IO电路。11.一种装置，包括：可扩展接口，包括沿着所述可扩展接口分布的多个输入/输出电路，其中所述多个输入/输出电路包括至少一个数据电路和至少一个命令电路，其中所述多个输...

【专利技术属性】
技术研发人员：郑志学，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US