具有可变输出电压限制的恒定阻抗发射器制造技术

一种发射器(100)，发射器(100)提供有多个上拉支路(165)和多个下拉支路(170)。控制器(140)控制上拉支路和下拉支路以便提供恒定的输出阻抗，同时支持一系列逻辑高输出电压(在节点115)。

Constant Impedance Transmitter with Variable Output Voltage Limitation

A transmitter (100) provides multiple pull-up branches (165) and multiple pull-down branches (170). The controller (140) controls the pull-up and pull-down branches to provide a constant output impedance, while supporting a series of logical high output voltages (at node 115).

【技术实现步骤摘要】
【国外来华专利技术】具有可变输出电压限制的恒定阻抗发射器相关申请的引用本申请要求2016年06月24日提交的美国专利申请号为15/192,921的优先权和权益，该申请通过引用以其整体并入本文。
本申请一般涉及发射器，更具体地涉及具有可变输出电压限制的恒定阻抗发射器。
技术介绍
移动设备通常包括与一个或多个动态随机存取存储器(DRAM)封装在一起的片上系统(SOC)。为了节省功率，已经为SOC和对应的DRAM之间的信令开发了各种低功率双倍数据速率(LPDDR)协议。根据LPDDR操作模式，用于在SOC和DRAM之间传送二进制的一个位的逻辑高输出电压(Voh)是变化的。逻辑高输出电压的这种变化与SOC的电源电压(VDD)无关。对于从SOC传送到每个DRAM的数据，SOC电源电压和逻辑高输出电压之间产生的独立性对SOC发射器造成问题。具体地，通常使用具有与NMOS晶体管串联的PMOS晶体管的反相器来形成SOC发射器。随着输出电压根据DRAM的操作模式变化，NMOS晶体管可以从饱和转变为三极管操作模式，使得将SOC发射器阻抗匹配到传输线(其将数据传播到每个DRAM)变得有问题。因此，本领域需要具有恒定阻抗同时支持可变逻辑高输出电压的发射器。
技术实现思路
一种发射器提供有多个上拉支路和多个下拉支路。每个上拉支路和下拉支路具有厚氧化物晶体管，当控制器将厚氧化物晶体管导通时，该厚氧化物晶体管用作电阻器。每个上拉支路还具有薄氧化物数据晶体管，其响应于输入数据信号的第一二进制状态而导通。类似地，每个下拉支路具有薄氧化物数据晶体管，其可配置成响应于输入数据信号的第二二进制状态而导通。上拉支路并联布置在提供低电源电压的电源节点和输出端子之间。类似地，下拉支路并联布置在输出端子和地之间。控制器被配置成控制在下拉支路中的所选择的那些下拉支路中的数据晶体管以保持连续导通，而不管输入数据信号的二进制状态如何。通过根据具有关断的厚氧化物晶体管的下拉支路的数目，调整具有导通的厚氧化物晶体管的下拉支路中连续导通的数据晶体管的数目，控制器可以改变其逻辑高输出电压，同时保持发射器的恒定输出阻抗。通过以下详细描述可以更好地理解这些和其他优点。附图说明图1是根据本公开的一个方面的示例发射器的电路图。图2是图1的发射器的简化电路图，其中上拉支路和下拉支路被使能以用于具有匹配的输出阻抗的最大逻辑高输出电压。图3图示了用于具有匹配的输出阻抗的降低的逻辑高输出电压的在上拉和下拉期间的图2的发射器的等效电路。图4是根据本公开的一个方面的用于发射器的示例操作方法的流程图。通过参考下面的详细描述，可以最好地理解本公开的各个方面及其优点。应当理解，相同的附图标记用于标识在一个或多个图中图示的相同的元件。具体实施方式为了在支持各种逻辑高输出电压的同时提供恒定的输出阻抗，发射器提供有关于公共输出端子并联布置的多个可选择的段。每个段包括用作上拉电阻器的独立使能的厚氧化物上拉晶体管。如果段的上拉电阻器被使能(将厚氧化物上拉晶体管导通)，则它在输出端子和段的上拉数据晶体管之间提供电阻性导通路径。每个段的上拉数据晶体管耦合在提供低电源电压的电源节点和段的上拉电阻器之间。根据用于具有导通(使能)的上拉电阻器的段的输入数据信号的二进制状态，将段的上拉数据晶体管导通，以通过对应的使能的上拉电阻器对输出端子充电。对输出端子充电的使能的段都是并行执行的。因此，在输出端子的上拉期间，产生的发射器的输出阻抗等于上拉电阻器的电阻除以用于上拉的使能的段的数目。可以假设每个上拉电阻器的电阻相等，并且将根据工艺拐角而变化。如果假设该电阻大约等于1.5KΩ，那么使能30个段以用于输出端子的上拉提供50Ω的输出阻抗。将理解，满足通常输出阻抗(例如50Ω)所必需的段的数目将取决于每个厚氧化物上拉晶体管和对应的上拉数据晶体管的尺寸以及特定工艺、电压和温度(PVT)拐角。为了提供可以跨可能的传输线的一些预期的阻抗范围(诸如，37Ω至60Ω的范围)变化的输出阻抗，需要足够数目的段。以下讨论针对具有48个段的发射器，但是将理解，段的总数目取决于许多因素，诸如期望的输出阻抗调谐范围以及在每个段中的上拉路径的阻抗和下拉路径的阻抗。对输出端子的下拉(放电到地)的输出阻抗的控制类似于上拉控制，因为每个段包括用作下拉电阻器的独立使能的厚氧化物下拉晶体管。如果段的下拉电阻器被使能，则它在输出端子和段的下拉数据晶体管之间提供电阻性导通路径。每个段的下拉数据晶体管耦合在地和下拉电阻器之间。根据输入数据信号的二进制状态，下拉数据晶体管导通以通过对应的使能的下拉电阻器而将输出端子放电。将输出端子放电的使能的段都是并行执行的。因此，在输出端子的下拉期间，产生的发射器的输出阻抗等于下拉电阻器的电阻除以用于下拉的使能的段的数目。如果假设该电阻大约等于1.5KΩ，那么使能30个段以用于输出端子的下拉提供50Ω的输出阻抗。用于段的上拉数据晶体管和厚氧化物上拉晶体管的串联组合在本文中表示为上拉支路。类似地，用于段的下拉数据晶体管和厚氧化物下拉晶体管的串联组合在本文中表示为下拉支路。在没有对上拉和下拉数据晶体管进一步控制的情况下，发射器的逻辑高输出电压将是发射器电源电压的一半，假设输出阻抗与传输线(将发射器的输出端子耦合到每个DRAM)的阻抗相匹配。如果发射器电源电压相对较高但是给定DRAM操作模式的逻辑高输出电压的所需的值相对较低，则由传输线阻抗和发射器上拉阻抗形成的分压器对发射器电源电压的分压可能导致逻辑高输出电压高于所需的电平。为了在保持恒定输出阻抗的同时降低输出电压，可以维持针对下拉而使能的一些段中的下拉数据晶体管连续地导通，而不管输入数据信号的二进制值如何。为了在输出端子的上拉期间维持恒定的输出阻抗，对应数目的上拉厚氧化物晶体管被关断。例如，假设50Ω线路阻抗与使能的30个上拉支路和30个下拉支路相匹配。为了将输出电压移动到低于中间轨(发射器电源电压的一半)，留下一定数目的下拉支路连续导通。假设上拉和下拉电阻相同，则可以将前面使能的上拉支路的集合中的相同数目的上拉支路连续地关断。例如，假设将上拉支路中的12个上拉支路关断导致剩余使能的上拉支路的总体阻抗增加到100Ω。连续导通的下拉支路的总体阻抗也应当等于100Ω。对于每个上拉支路的阻抗等于下拉支路的阻抗的实施例，如果被永久关断的之前使能的上拉支路的相同数目等于被连续导通的使能的下拉支路的相同数目，则确保了这种相等性。如果下拉支路阻抗与上拉支路阻抗不同，则可以根据上拉支路阻抗与下拉支路阻抗的比率来调整作为被关断的之前使能的上拉支路的数目的函数的被连续导通的下拉支路的数目。不失一般性，下面的讨论将假设下拉支路阻抗等于上拉支路阻抗。再次考虑其中匹配阻抗为50Ω并且在上拉期间中间轨逻辑高输出电压需要使能30个上拉支路的示例实施例。因此，在下拉时将使能下拉支路的相同数目30个。如果逻辑高输出电压然后降低到发射器电源电压的四分之一，则之前使能的上拉支路中的15个被禁用，而使能的下拉支路中的15个被连续导通。关于上拉，15个连续导通的下拉支路与50Ω线路阻抗并联，使得产生的线路阻抗和连续导通的下拉支路阻抗的并联组合对剩余的15个使能的上拉支路呈现33.33Ω的电阻。15个使能的上拉支路的并联组合呈现1本文档来自技高网...

【技术保护点】
1.一种发射器，包括：输出信号端子；多个上拉路径，并联耦合在所述输出信号端子和用于提供低电源电压的电源节点之间，其中每个上拉路径包括与第二上拉晶体管串联的第一上拉晶体管；多个下拉路径，并联耦合在所述输出信号端子和地之间，其中每个下拉路径包括与第二下拉晶体管串联的第一下拉晶体管；以及控制器，被配置成响应于输入数据信号的第一二进制值，将来自所述多个上拉路径中的所述上拉路径的子集中的所述第二上拉晶体管导通，并且将所述上拉路径的所述子集中的所述第一上拉晶体管配置为导通，并且其中所述控制器还被配置成响应于所述输入数据信号的第二二进制值，将来自所述多个下拉路径中的所述下拉路径的子集中的所述第二下拉晶体管导通并且将在所述下拉路径的所述子集中的所述第一下拉晶体管配置为导通。

【技术特征摘要】
【国外来华专利技术】2016.06.24 US 15/192,9211.一种发射器，包括：输出信号端子；多个上拉路径，并联耦合在所述输出信号端子和用于提供低电源电压的电源节点之间，其中每个上拉路径包括与第二上拉晶体管串联的第一上拉晶体管；多个下拉路径，并联耦合在所述输出信号端子和地之间，其中每个下拉路径包括与第二下拉晶体管串联的第一下拉晶体管；以及控制器，被配置成响应于输入数据信号的第一二进制值，将来自所述多个上拉路径中的所述上拉路径的子集中的所述第二上拉晶体管导通，并且将所述上拉路径的所述子集中的所述第一上拉晶体管配置为导通，并且其中所述控制器还被配置成响应于所述输入数据信号的第二二进制值，将来自所述多个下拉路径中的所述下拉路径的子集中的所述第二下拉晶体管导通并且将在所述下拉路径的所述子集中的所述第一下拉晶体管配置为导通。2.根据权利要求1所述的发射器，其中每个上拉路径的第一上拉晶体管是PMOS晶体管，所述PMOS晶体管具有耦合到所述电源节点的源极，并且其中每个上拉路径的第二上拉晶体管是NMOS晶体管，所述NMOS晶体管具有耦合到所述上拉路径的PMOS晶体管的漏极的源极，以及耦合到所述输出信号端子的漏极。3.根据权利要求2所述的发射器，其中每个PMOS晶体管是薄氧化物晶体管，并且其中每个NMOS晶体管是厚氧化物晶体管，其中用于每个厚氧化物晶体管的栅极氧化物层比用于每个薄氧化物晶体管的栅极氧化物层厚。4.根据权利要求3所述的发射器，还包括：用于所述NMOS晶体管的第一解码器；以及用于所述PMOS晶体管的第二解码器，其中所述控制器被配置成使用提供给所述第一解码器的第一组控制位来导通所述NMOS晶体管，并且使用提供给所述第二解码器的第二组控制位来将所述PMOS晶体管配置为导通。5.根据权利要求4所述的发射器，其中所述第一解码器和所述第二解码器都是温度计码解码器。6.根据权利要求3所述的发射器，还包括多个第一多路复用器和多个第二多路复用器，所述多个第一多路复用器和多个第二多路复用器都一对一地对应于所述多个上拉支路，其中每个第一多路复用器被配置成在高电源电压和地之间选择以驱动对应的上拉支路中的所述NMOS晶体管的栅极，并且其中每个第二多路复用器被配置成在所述输入数据信号和所述低电源电压之间选择以驱动对应的上拉支路中的所述PMOS晶体管的栅极，并且其中所述高电源电压大于所述低电源电压。7.根据权利要求6所述的发射器，其中所述控制器被配置成控制与所述上拉支路的子集中的所述上拉支路相对应的所述第一多路复用器以选择所述高电源电压，并控制用于所述多个上拉支路中的除了在所述上拉支路的子集中的那些以外的所述上拉支路的其余部分的所述第一多路复用器以选择地。8.根据权利要求6所述的发射器，其中所述控制器被配置成控制与所述上拉支路的子集中的所述上拉支路相对应的所述第二多路复用器以选择所述输入数据信号，并控制用于所述多个上拉支路中的除了所述上拉支路的子集中的那些以外的所述上拉支路的其余部分的所述第二多路复用器以选择所述低电源电压。9.根据权利要求1所述的发射器，其中每个下拉支路中的所述第二下拉晶体管是厚氧化物NMOS晶体管，所述厚氧化物NMOS晶体管具有耦合到所述输出信号端子的漏极，并且其中每个下拉支路中的所述第一下拉晶体管是薄氧化物NMOS晶体管，所述薄氧化物NMOS晶体管具有耦合到所述下拉支路的厚氧化物NMOS晶体管的所述源极的漏极并且具有耦合到地的源极，并且其中用于每个厚氧化物NMOS晶体管的栅极氧化物的厚度比用于每个薄氧化物NMOS晶体管的栅极氧化物的厚度厚。10.根据权利要求9所述的发射器，还包括多个第一多路复用器和多个第二多路复用器，所述多个第一多路复用器和多个第二多路复用器都一对一地对应于所述多个下拉支路，其中每个第一多路复用器被配置成在高电源电压和地之间选择，...

【专利技术属性】
技术研发人员：P·伊萨卡尼安，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US