应用于5G毫米波基站的CMOS集成电路带隙基准源制造技术

本发明专利技术属于集成电路技术领域，具体为一种应用于5G基站的CMOS集成电路带隙基准源。本发明专利技术电路结构包括带隙基准核心模块、带隙基准补偿模块、电压电流转换模块以及启动电路模块；带隙基准核心模块、带隙基准补偿模块、电压电流转换模块通过PMOS晶体管的栅端电压偏置连接构成带隙基准源的核心电路。本发明专利技术通过加入NMOS晶体管和电阻来提高带隙基准的精度。该带隙基准源在室温下输出1.2V的电压，且具有较低的温度系数和较高的电源抑制比；由晶体管和电阻组成的混合高阶矫正网络，使得该电路在超过120度的温度下仍然具有很好的线性度，特别适合用作5G基站的CMOS集成电路带隙基准源。

CMOS Integrated Bandgap Reference for 5G Millimeter Wave Base Station

The invention belongs to the field of integrated circuit technology, in particular to a CMOS integrated circuit bandgap reference source applied to 5G base station. The circuit structure of the invention includes a bandgap reference core module, a bandgap reference compensation module, a voltage-current conversion module and a start-up circuit module; a bandgap reference core module, a bandgap reference compensation module and a voltage-current conversion module constitute a core circuit of a bandgap reference source through a gate voltage bias connection of a PMOS transistor. The invention improves the accuracy of bandgap reference by adding NMOS transistors and resistors. The bandgap reference output voltage of 1.2V at room temperature, and has lower temperature coefficient and higher power supply rejection ratio. The hybrid high-order correction network composed of transistors and resistors makes the circuit still have good linearity at temperatures over 120 degrees, especially suitable for CMOS integrated circuit bandgap reference of 5G base station.

【技术实现步骤摘要】
应用于5G毫米波基站的CMOS集成电路带隙基准源
本专利技术属于集成电路
，具体地涉及一种应用于5G毫米波基站的CMOS集成电路带隙基准源。
技术介绍
基准源是模拟电路设计中一个关键的单元模块，它为系统提供直流参考基准。它的精度、温度稳定性以及电源电压抑制比影响到整个系统的精度和性能。传统基准电压源如齐纳基准源和掩埋型齐纳基准源由于其高电压、高功耗而且与CMOS制造工艺不兼容，所以不适用于当今CMOS集成电路的设计。带隙基准电压源的性能较其它基准有了很大的飞跃。带隙基准输出电压受温度和电源电压影响小，并且其精度高。基准的初始精度、温度系数、长期漂移、噪声电压等性能指标从低到高覆盖面较宽，适用于多种不同精度要求的系统中。该类基准既有为通常目的设计的类型，也有静态电流小至几十微安，输入输出电压差较低而适用于电池供电场合的产品，因而应用范围很宽。带隙基准电压源的核心思想是将具有正温度系数的组件（ΔVbe）和具有负温度系数的组件（Vbe）进行适当的组合，得出在特定温度下，均有零温度系数的基准电压。因为其典型值为1.25V，非常接近硅的带隙电压1.205V而得名。带隙基准源使用了运算放大器进行钳位，提高了基准源输出电压的精度。对ADC来说一个精确的参考电压由基准电压源供给，输入电压与之比较输出一个高低电平，在数字电路中用二进制数0或1表示；对DAC来说一个精确的参考电压由基准电压源提供，根据输入的数字信号输出一个与参考电压成比例的模拟电压。对于低压差线性稳压器(LDO)来说，基准电压源输出一个参考电压与输出反馈回来的电压相比较形成负反馈回路稳定输出电压。对于锁相环(PLL)中的电荷泵来说，基准输出电压作为上拉或者下拉电流源的控制电压，其大小决定了电荷泵充放电电流的大小，从而决定了PLL的增益。由此可以看出基准电压源对于电路其他模块来说有着至关重要的作用，其精度决定了整个系统的精度，因此设计出一款高性能的基准电压源成为必要。
技术实现思路
本专利技术的目的在于提出一种具有高温补偿、精度高的可应用于5G毫米波基站的CMOS集成电路带隙基准源。本专利技术提供的应用于5G毫米波基站CMOS集成电路带隙基准源，其电路结构包括四个模块：带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103以及启动电路模块200。本专利技术中，所述带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103通过PMOS晶体管的栅端电压偏置连接，构成带隙基准源的核心电路。参见图1所示。本专利技术中，所述带隙基准核心模块101包括6个PMOS晶体管、2个PNP双极型晶体管、2个电阻以及2个高增益运算放大器300；PNP双极型晶体管有成比例的面积比以产生加在电阻R1上的电压差，进而产生与温度成正比的电流；2个运算放大器连接在A、B、C三个节点以保证这些节点具有相同的电位，由于PNP管的基极-发射极电压与温度近似成反比，因此，流经电阻R2的电流与温度成反比。本专利技术中，所述带隙基准补偿模块102包括4个PMOS晶体管、1个NMOS晶体管、1个电阻以及一个PNP管；其中，NMOS晶体管工作在深线性区作为一个大电阻使用，NMOS晶体管的源端与温度补偿电阻的一个端口与带隙基准核心模块的电阻R2的一端相连接，NMOS晶体管的漏端与温度补偿电阻的另一个端口与带隙基准补偿模块的PNP晶体管的发射极相连接。NMOS晶体管MC和电阻RC共同组成混合高阶矫正网络，用以补偿双极型晶体管的基极—发射极电压Vbe引入的二阶及以上的非线性。本专利技术中，所述电压电流转换模块103包括4个PMOS晶体管、一个电阻；本专利技术中，所述启动电路200包括4个反相器结构、3个PMOS晶体管以及2个NMOS晶体管。其中一个反相器的输入连接带隙基准的输出VREF。启动电路中还加入控制信号PD以控制该带隙基准电路是否工作。优选地，本专利技术中，所述运算放大器模块300采用两个PMOS晶体管作为输入。运算放大器包括6个PMOS晶体管与6个NMOS晶体管。优选地，本专利技术中，所述晶体管均为MOSFET，即场效应管。优选地，本专利技术中，所述PNP管均为双极型晶体管。优选地，本专利技术中，所述电阻均为多晶硅电阻。本专利技术提供带隙基准源，相比于传统带隙电压源，可进行高阶矫正。通过加入NMOS晶体管和电阻来提高带隙基准的精度。该带隙基准源在室温下输出1.2V的电压，且具有较低的温度系数和较高的电源抑制比，同时由于晶体管和电阻组成的混合高阶矫正网络，使得该电路在超过摄氏120度的温度下仍然具有很好的线性度，特别适合用作5G基站的CMOS集成电路带隙基准源。附图说明图1为本专利技术带隙基准源的核心电路示意图。图2为本专利技术带隙基准源的启动电路示意图。图3为本专利技术带隙基准源的运算放大器电路示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。图1示出带隙基准源电路示意图。如图1所示，带隙基准源电路包括带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103。带隙基准核心模块101中包括：6个PMOS晶体管MP1-MP6，2个PNP双极型晶体管Q1、Q2，2个电阻R1、R2，以及2个高增益运算放大器OP1、OP2；两个双极型晶体管Q1、Q2基极相连，晶体管Q1与Q2的宽长比值为1：N，两个晶体管Q1、Q2的集电极也与基极相连并接地；晶体管Q2的发射极接电阻R1，电阻R1另一端接运放OP1的正向输入端，并且与运放OP2的负向输入端相接，连接点记为节点B，同时与场效应管MP4的漏极相接。晶体管Q1的源极相接运放OP1的负向输入端，并且与场效应管MP3的漏极相接，连接点记为节点A。MP3的源极与场效应管MP1的漏极相连，MP4的源极与场效应管MP2的漏极相连。场效应管MP3、MP4的栅极互相连接，连接点记为节点Vcp1，场效应管MP1、MP2的栅极互相连接，连接点记为节点Vbp1，场效应管MP1、MP2的源极连接到电源VDD上。运放OP1的输出端接到节点Vbp1。电阻R2一端接地，另一端连接运放OP2的正向输入端，记为节点C，场效应管MP6的漏极连接到节点C，场效应管MP6的栅极连接到节点Vcp2，场效应管MP6的源极与场效应管MP5的漏极相连，MP5的源极接电源VDD，其栅极与运放OP2的输出相接，连接点记为节点Vbp2。带隙基准补偿模块102种包括：4个PMOS晶体管MP7-MP10，1个NMOS晶体管MC，1个电阻RC，以及一个PNP双极型管Q3；电阻R2一端接地，另一端与带隙基准补偿模块102的电阻RC和场效应管MC的源极相连，电阻RC的另一端和场效应管MC的漏极相连并连接双极性晶体管Q3的发射极，场效应管MC的栅极接输入控制信号VCT。带隙基准补偿102中双极性晶体管Q3的基极与集电极相连并接地。双极性晶体管Q3的发射极与场效应管MP9、MP10的漏极相连。场效应管MP9栅极连到节点Vc本文档来自技高网...

【技术保护点】
1.一种应用于5G毫米波基站CMOS集成电路带隙基准源，其特征在于，电路结构包括四个模块：带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103以及启动电路模块200；其中，所述带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103通过PMOS晶体管的栅端电压偏置连接，构成带隙基准源的核心电路；带隙基准核心模块101中使用两个高增益运算放大器300。

【技术特征摘要】
1.一种应用于5G毫米波基站CMOS集成电路带隙基准源，其特征在于，电路结构包括四个模块：带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103以及启动电路模块200；其中，所述带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103通过PMOS晶体管的栅端电压偏置连接，构成带隙基准源的核心电路；带隙基准核心模块101中使用两个高增益运算放大器300。2.根据权利要求1所述的带隙基准源，其特征在于，所述带隙基准核心模块101包括：6个PMOS晶体管MP1-MP6，2个PNP双极型晶体管Q1、Q2，2个电阻R1、R2，以及2个高增益运算放大器OP1、OP2；其中，两个双极型晶体管Q1、Q2基极相连，晶体管Q1与Q2的面积比值为1：N，两个晶体管Q1、Q2的集电极也与基极相连并接地；晶体管Q2的发射极接电阻R1的一端，电阻R1另一端接运放OP1的正向输入端，并且与运放OP2的负向输入端相接，连接点记为节点B，同时与场效应管MP4的漏极相接；晶体管Q1的源极连接运放OP1的负向输入端，并且与场效应管MP3的漏极相接，连接点记为节点A；MP3的源极与场效应管MP1的漏极相连，MP4的源极与场效应管MP2的漏极相连；场效应管MP3、MP4的栅极互相连接，连接点记为节点Vcp1，场效应管MP1、MP2的栅极互相连接，连接点记为节点Vbp1，场效应管MP1、MP2的源极连接到电源VDD上；运放OP1的输出端连接到节点Vbp1；电阻R2一端接地，另一端连接运放OP2的正向输入端，记为节点C，场效应管MP6的漏极连接到节点C，场效应管MP6的栅极连接到节点Vcp2，场效应管MP6的源极与场效应管MP5的漏极相连，MP5的源极接电源VDD，其栅极与运放OP2的输出相接，连接点记为节点Vbp2。3.根据权利要求2所述的带隙基准源，其特征在于，所述的带隙基准补偿模块102包括：4个PMOS晶体管MP7-MP10，1个NMOS晶体管MC，1个电阻RC，以及一个PNP双极型晶体管Q3；其中：电阻R2的一端与带隙基准补偿模块102的电阻RC和场效应管MC的源极相连，电阻RC的另一端和场效应管MC的漏极相连并连接双极性晶体管Q3的发射极，场效应管MC的栅极接输入控制电压VCT；带隙基准补偿102中双极性晶体管Q3的基极与集电极相连并接地；双极型晶体管Q3的发射极与场效应管MP9、MP10的漏极相连；场效应管MP9栅极连到节点Vcp1，场效应管MP10栅极连到节点Vcp2；场效应管MP9源极与场效应管MP7漏极相连，场效应管MP10源极与场效应管MP8漏极相连；场效应管MP7的栅极接节点Vbp1，源极接电源VDD，效应管MP8的栅极接节点Vbp2，源极接电源VDD。4.根据权利要求3所述的带隙基准源，其特征在于，所述的电压电流转换模块103包括：4个PMOS晶体管MP11-MP14，一个电阻R3；其中，电阻R...

【专利技术属性】
技术研发人员：马顺利，任俊彦，魏继鹏，李宁，叶凡，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海,31