电压下垂的时钟调整制造技术

一种处理器(100)响应于所述处理器处的电压下垂来调整一个或多个时钟信号(230)的频率。所述处理器通过生成多个基本时钟信号(220、221、222、223、224、225、226、227)来生成至少一个时钟信号，每个所述基本时钟信号具有相同的频率但是具有不同的相位。所述处理器还生成多个使能信号，其中每个使能信号控制是否使用相应的一个所述基本时钟信号来生成所述时钟信号。因此，所述使能信号确定所述时钟信号的所述频率。响应于检测到电压下垂，所述处理器调整用于生成所述时钟信号的所述使能信号，从而降低所述时钟信号下垂的所述频率。

Voltage sag clock adjustment

A processor (100) adjusts the frequency of one or more clock signals (230) in response to a voltage sag at the processor. The processor generates at least one clock signal by generating multiple basic clock signals (220, 221, 222, 223, 224, 225, 226, 227), each of which has the same frequency but different phases. The processor also generates a plurality of enabling signals, each of which controls whether or not the clock signal is generated using a corresponding basic clock signal. Therefore, the enabling signal determines the frequency of the clock signal. In response to the detection of a voltage sag, the processor adjusts the enabling signal for generating the clock signal, thereby reducing the frequency of the clock signal sag.

【技术实现步骤摘要】
【国外来华专利技术】电压下垂的时钟调整
技术介绍
相关技术描述处理器通常使用一个或多个时钟信号来同步处理器模块处的逻辑操作，从而防止诸如设置错误、竞争条件等错误。可以应用于模块的最大时钟频率至少部分地取决于提供给模块的电源电压，所述电源电压控制模块的晶体管的电压阈值。然而，处理器模块有时会经历电源电压的暂时降低，称为电压下垂。未能调整模块的时钟频率可能会导致处理器的整体操作误差。一些处理器通过以相对于模块时钟信号的标称时钟频率降低的频率生成“备用”时钟信号，并且响应于检测到电压下垂，用备用时钟信号临时替换模块时钟信号，来解决电压下垂问题。然而，替换时钟信号会在替换期间引起操作误差，并且可能需要复杂的电路来实现。附图说明通过参考附图，本公开可以被更好地理解，并且其许多特征和优点对于本领域技术人员来说变得显而易见。在不同的附图中使用相同的参考符号来指示相似或相同的项目。图1是根据一些实施方案的处理器的框图，该处理器通过调整用于生成时钟信号的使能信号来响应电压下垂而调整时钟信号。图2是示出根据一些实施方案通过调整用于生成时钟信号的使能信号来调整图1的处理器处的时钟信号的示例的图示。图3是说示出据一些实施方案的图1的处理器的时钟发生器的一部分的框图。图4是根据一些实施方案的方法流程图，该方法通过调整用于生成时钟信号的使能信号来响应于电压下垂而调整处理器处的时钟信号。具体实施方式图1至图4公开了用于响应于处理器处的电压下垂而调整处理器处的一个或多个时钟信号的频率的技术。所述处理器通过生成多个基本时钟信号来生成至少一个时钟信号，每个所述基本时钟信号具有相同的频率但是具有不同的相位。所述处理器还生成多个使能信号，其中每个使能信号控制是否使用相应的一个所述基本时钟信号来生成所述时钟信号。因此，所述使能信号确定所述时钟信号的所述频率。响应于检测到电压下垂，所述处理器调整用于生成所述时钟信号的所述使能信号，从而“拉伸”或降低所述时钟信号的频率并减少由电压下垂引起的误差。图1示出了根据一些实施方案的响应于电压下垂而调整时钟信号的处理器100。处理器100可以由各种支持计算的电子装置中的任何一种实现，诸如服务器、台式计算机、笔记本计算机、平板计算机、支持计算的便携式蜂窝电话(例如，“智能电话”)、支持计算的手表或其他可穿戴物品、个人数字助理(PDA)、游戏控制台等。在所描绘的示例中，处理器100包括处理器核102、电压检测器103、时钟控制模块104、锁相环(PLL)105、拉伸控制模块107、时钟发生器110和112、以及数字电压和频率缩放(DVFS)模块115。处理器核102通常配置成执行指令集(例如，计算机程序)以代表电子装置执行操作。为了执行指令集，处理器核包括一个或多个模块，诸如提取级、调度级、执行单元、存储器控制器、输入/输出接口、高速缓存等，所述每个模块由同步逻辑元件、逻辑门和其他部件组成。为了同步这些部件的操作，处理器核102采用一个或多个时钟信号。在所描绘的示例中，处理器核102采用两个不同的时钟信号，标记为“CK1”和“CK2”，以同步其操作。在一些实施方案中，时钟信号CK1和CK2可以同时处于不同的频率，并且可以用于同步处理器核102的不同模块或一个模块的不同操作。为了生成时钟信号CK1和CK2，处理器100结合时钟控制模块104和时钟发生器110和112使用PLL105。时钟控制模块104通常配置成基于多个标准中的任何标准来识别时钟信号CK1和CK2的频率。在处理器100的示例中，DVFS模块115配置成基于处理器100的操作条件提供时钟信号CK1和CK2的频率信息。例如，在一些实施方案中，DVFS模块115接收处理器100的功率模式信息，所述功率模式信息指示选择多个功率状态之一。基于处理器100的性能监测器(未示出)提供的信息，基于处理器核102的性能特性等，功率模式信息例如可以由在处理器核102处执行的操作系统来提供。基于功率模式信息，DVFS模块115选择要提供给处理器核102的电压以用作处理器核102的一个或多个模块的参考电压。另外，基于功率模式，DVFS模块115将频率信息提供给时钟控制模块104，指示对应于所选功率状态的时钟信号CK1和CK2的频率。基于频率信息，时钟控制模块104生成指定为E1[7:0]和E2[7:0]的使能信号，以设置时钟信号CK1和CK2的频率，如本文进一步描述的。PLL105配置成从晶体振荡器(未示出)或其他时钟源接收参考时钟信号(未示出)，并且基于参考时钟信号生成多个基本时钟信号，其中每个基本时钟信号与其他基本时钟信号异相。在处理器100的示例中，假设PLL105生成八个基本时钟信号，指定为C0、C45、C90、C135、C180、C225、C270和C315，并且统称为C0-C315。每个基本时钟信号C0-C315与其他基本时钟信号异相至少45度。特别地，基本时钟信号C45与基本时钟信号C0异相45度，基本时钟信号C90与基本时钟信号C0异相90度，基本时钟信号C135与基本时钟信号C0异相135度等，其中时钟信号指定中的数字指示时钟信号与时钟信号C0异相多少度。时钟发生器110和112均配置成接收一组使能信号和基本信号C0-C315，并且基于所述接收的使能信号，组合基本信号C0-C315以基于使能信号生成一定频率的相应的输出时钟信号。因此，例如，时钟发生器112配置成接收使能信号E1[7:0]，并且基于所述使能信号组合基本时钟信号C0-C315以基于使能信号E1[7:0]生成一定频率的时钟信号CK1。在一些实施方案中，使能信号E1[7:0]中的每一个对应于时钟信号C0-C315中的不同时钟信号，并且使能信号的状态指示相应的时钟信号是否将被施加到其输出用于生成时钟的一个或多个逻辑门。由此，时钟发生器112实现相对于基本时钟信号C0-C315的频率(称为基频)的分频器，从而生成时钟信号C1以具有基频的一部分的频率，其中所述部分至少部分地由使能信号E1[7:0]控制。时钟发生器110类似地配置成基于基本时钟信号C0-C315生成时钟信号CK2，但是时钟信号的频率部分地由使能信号E2[7:0]控制。为了减少由于处理器核102处的电压下垂引起的误差，处理器100采用电压检测器103和拉伸控制模块107。电压检测器103配置成监测处理器核102中的一个或多个位置处的电源电压。响应于检测到监测的电压下降了指定的阈值量，电压检测器103断言指定为“DROOP”的输出信号，从而指示在处理器核102处检测到电压下垂。拉伸控制模块107配置成响应于DROOP信号的断言而生成两组信号。特别地，响应于DROOP信号的断言，拉伸控制模块107断言信号指定为“STRETCH”，以指示时钟信号CK1和CK2中的一个或两个响应于电压下垂而应该被“拉伸”，或者降低其频率。另外，拉伸控制模块107生成一组拉伸使能信号，指定为S[7:0]。在一些实施方案中，每个拉伸使能信号对应于使能信号E2[7:0]或者使能信号E1[7:0]。响应于STRETCH信号的断言，时钟发生器112用拉伸使能信号S[7:0]更换使能信号E1[7:0]，从而响应于检测到的电压下垂改变时钟信号CK1的频率。类似地，响应于STRETCH本文档来自技高网...

【技术保护点】
1.一种方法，其包括：响应于在处理器[100]处检测到电压降[408]，修改第一组使能信号以生成修改的第一组使能信号；以及基于所述修改的第一组使能信号生成[412]第一时钟信号[230]。

【技术特征摘要】
【国外来华专利技术】2016.07.12 US 15/208,3881.一种方法，其包括：响应于在处理器[100]处检测到电压降[408]，修改第一组使能信号以生成修改的第一组使能信号；以及基于所述修改的第一组使能信号生成[412]第一时钟信号[230]。2.如权利要求1所述的方法，其中修改所述第一组使能信号包括：修改所述第一组使能信号以将所述第一时钟信号的频率从第一频率改变为第二频率。3.如权利要求2所述的方法，其中所述第二频率小于所述第一频率。4.如权利要求1所述的方法，其还包括：在所述处理器处检测到所述电压降之后，响应于在所述处理器处检测到电压增加[414]，修改所述修改的第一组使能信号以生成修改的第二组使能信号；以及基于所述修改的第二组使能信号生成所述第一时钟信号[410]。5.如权利要求1所述的方法，其中生成所述第一时钟信号包括：基于所述修改的第一组使能信号选择多个时钟信号[220、221、222、223、224、225、226、227]；以及逻辑地组合[355、356]所述选择的多个时钟信号以生成所述第一时钟信号。6.如权利要求1所述的方法，其还包括：响应于在所述处理器处检测到所述电压降，修改第二组使能信号以生成修改的第二组使能信号；以及基于所述修改的第二组使能信号生成第二时钟信号。7.如权利要求6所述的方法，其中：生成所述第一时钟信号包括生成具有第一频率的所述第一时钟信号；并且生成所述第二时钟信号包括生成具有与所述第一频率不同的第二频率的所述第二时钟信号。8.一种方法，其包括：生成第一组使能信号[404]；基于所述第一组使能信号生成第一频率的第一时钟信号[230]；将所述第一频率的所述第一时钟信号提供给处理器[100]；以及响应于在所述处理器处检测到电压降[408]，修改所述第一组使能信号以将所述第一时钟信号的频率从所述第一频率改变为第二频率[412]，所述第二频率不同于所述第一频率。9.如权利要求8所述的方法，其还包括：响应于在所述电压降之后在所述处理器处检测到电压增加[414]，修改所述第一组使能信号[410]以将所述第一时钟信号的所述频率从所述第二频率改变为所述第一频率。10.如权利要求8所述的方法，其还包括：响应于在所述电压降之后在所述处理器处检测到电压增加，修改所述第一组使能信号以将所述第一时钟信号的所述频率从所述第二频率改变为第三频率，所述第三频率不同于所述第一频率和所述第二频...

【专利技术属性】
技术研发人员：史蒂文·科姆鲁施，艾米塔布赫·梅拉，理查德·马丁·博恩，博比·D·扬，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US