集成电路及其形成方法技术

本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。

Integrated Circuit and Its Formation Method

An embodiment of the present application provides an integrated circuit comprising a semiconductor substrate, an isolation area extending to the semiconductor substrate and above the bulk portion of the semiconductor substrate, a buried conductive track comprising a portion of the isolation area, and a transistor having a source/drain region and a gate electrode. The source/drain region or gate electrodes are connected to the buried conductive track. An embodiment of this application also provides another integrated circuit and a method of forming an integrated circuit.

【技术实现步骤摘要】
集成电路及其形成方法
本申请涉及半导体领域，并且更具体地，涉及集成电路及其形成方法。
技术介绍
现代集成电路由在半导体衬底上形成的晶体管、电容器、和其它器件组成。在衬底上，这些器件彼此最初隔离，但是后来互连在一起以形成功能电路。典型的互连结构包括诸如金属线(引线)的横向互连件以及诸如通孔和接触件的竖直互连件。互连结构的质量影响制造的电路的性能和可靠性。互连件越来越多地确定了现代集成电路的性能和密度的极限。互连结构可以包括钨插塞和铝线。在新一代集成电路中，还使用了双镶嵌结构以形成互连结构，其中该双镶嵌结构包括使用双镶嵌工艺形成的铜线和通孔。
技术实现思路
根据本申请的实施例，提供了一种集成电路，包括：半导体衬底；隔离区，延伸到半导体衬底中并且在半导体衬底的块状部分上面；掩埋导电轨道，包括在隔离区中的一部分；以及晶体管，包括源极/漏极区和栅电极，其中，源极/漏极区或栅电极连接到掩埋导电轨道。根据本申请的实施例，提供了一种集成电路，包括：半导体衬底，半导体衬底包括块状部分；介电层，介电层包括：底部部分，底部部分具有接触半导体衬底的块状部分的顶面的底面；以及在底部部分上方的侧壁部分，其中，侧壁部分连接到底部部分的相对端；掩埋金属轨道，位于介电层的底部部分上方并且在介电层的侧壁部分之间；以及介电帽，位于掩埋金属轨道的顶面上面并且接触掩埋金属轨道的顶面。根据本申请的实施例，提供了一种形成集成电路的方法，包括：蚀刻半导体衬底以形成第一沟槽；将金属轨道填充到第一沟槽中；形成覆盖金属轨道的介电帽；以及形成与金属轨道邻近的晶体管，其中，晶体管包括：源极/漏极区；源极/漏极接触插塞；以及栅电极，其中，金属轨道包括被源极/漏极接触插塞和栅电极中的一个重叠的部分。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出了根据一些实施例的包括掩埋金属轨道的集成电路的一部分的顶视图。图2A至图23C示出了根据一些实施例的形成管芯堆叠件的中间阶段的横截面图。图24示出了根据一些实施例的用于形成包括掩埋金属轨道的集成电路的工艺流程。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现本专利技术的不同特征。以下描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。根据各种示例性实施例提供一种掩埋导电轨道(track)(其可以是金属轨道)及其形成方法。根据一些实施例，示出了形成掩埋金属轨道的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。图1示出了集成电路100的一部分的顶视图。根据本公开的一些实施例，集成电路100的所示部分是标准单元的一部分，其被预先设计并保存在数据库中。在设计电路时，预先设计的标准单元被复制以形成更大电路的一部分。然后在制造更大的电路时，在物理晶圆上制造作为更大设计的一部分的标准单元。虚线示意性地示出标准单元的边界。根据本公开的可选实施例，在设计时，布局集成电路100而不是标准单元并且被复制。根据本公开的一些实施例，集成电路100包括一个或多个有源区102A和有源区102B，它们被共同且单独地称为有源区102。有源区102可以是半导体鳍，或者可以是平坦的有源区。在半导体鳍102上方形成多个栅极结构108以形成多个晶体管115。当有源区102是半导体鳍时，基于半导体鳍形成的所得到的晶体管是鳍式场效应晶体管(FinFET)。当有源区是平坦的有源区时，晶体管也可以是平坦的晶体管。贯穿说明书，以FinFET为例进行了讨论。应当理解，本公开的概念，诸如金属轨道及其用途，也可以与平坦的晶体管一起使用。导电轨道112可以形成在半导体鳍102之间，并且可以具有平行于半导体鳍102的长度方向的长度方向。导电轨道112可以是金属轨道，并且因此在整个描述中可选地被称为金属轨道112，而其也可以由诸如掺杂的多晶硅的其它导电材料形成。栅极结构108包括栅极堆叠件104和在相应的栅极堆叠件104的相对两侧上的栅极间隔件106。栅极堆叠件104还包括栅极电介质和栅电极(未单独地示出)，这将在后续段落中讨论。根据本公开的一些实施例，半导体鳍102是较长的鳍，多个栅极结构108跨越半导体鳍以形成多个晶体管。一些晶体管可以共享共同的源极区和/或共同的漏极区，并且将晶体管组合用作单个晶体管。例如，在所示的示例性电路中，四个栅极结构108可以跨越半导体鳍102A以形成四个晶体管，其可并联连接(共享共用的源极/漏极区)以形成一个晶体管。根据可选实施例，较长的鳍可以被切割成较短的鳍，并且基于较短的鳍形成的所示出的晶体管中的一些或全部是分立的晶体管。例如，当鳍102(诸如102A和/或102B)在区110处被切开时，将存在两个半导体鳍102A和两个半导体鳍102B，每个半导体鳍用于形成晶体管或多个晶体管。在半导体鳍102之间可以形成金属轨道112。集成电路100还可以包括在晶体管上方的金属层中形成的金属线114(包括114A和114B)。金属轨道112和金属线组合地执行用于互连集成电路的功能。虽然未示出，可以在与金属线114A和114B相同的层上存在附加的金属线，并且根据一些实施例，附加的金属线可以与金属轨道112重叠。根据一些实施例，金属轨道112具有平行于金属线114A和金属线114B的长度方向的长度方向。根据本公开的一些实施例，集成电路100包括基于半导体鳍102外延生长的外延半导体区116，和用于连接至源极/漏极接触插塞的源极/漏极接触插塞71。导电通孔120用于连接源极/漏极接触插塞71中的一个至掩埋金属轨道112。导电通孔122用于连接栅极堆叠件104中的一个的栅电极至掩埋金属轨道112。根据其中鳍102A在区110中被分开的一些实施例，在区110左侧上的鳍102A的部分将用于形成第一晶体管，并且在区110右侧上的鳍102A的部分将用于形成与第一晶体管分立的第二晶体管。因此，所示的金属轨道112用于连接第一晶体管的源极/漏极区至第二晶体管的栅极。根据其中鳍102A(和/或102B)是较长的鳍而不被切开的其他实施例，基于多个栅极结构108形成的多个晶体管连接作为单个晶体管，并且金属轨道112执行与用于互连晶体管的栅极和源极/漏极的对接接触件相同的功能本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：半导体衬底；隔离区，延伸到所述半导体衬底中并且在所述半导体衬底的块状部分上面；掩埋导电轨道，包括在所述隔离区中的一部分；以及晶体管，包括源极/漏极区和栅电极，其中，所述源极/漏极区或所述栅电极连接到所述掩埋导电轨道。

【技术特征摘要】
2017.08.31 US 15/691,9741.一种集成电路，包括：半导体衬底；隔离区，延伸到所述半导体衬底中并且在所述半导体衬底的块状部分上面；掩埋导电轨道，包括在所述隔离区中的一部分；以及晶体管，包括源极/漏极区和栅电极，其中，所述源极/漏极区或所述栅电极连接到所述掩埋导电轨道。2.根据权利要求1所述的集成电路，其中，所述掩埋导电轨道包括低于所述晶体管延伸的部分。3.根据权利要求1所述的集成电路，其中，所述掩埋导电轨道连接到所述栅电极，并且所述集成电路还包括位于所述栅电极下面的并连接到所述栅电极的通孔。4.根据权利要求3所述的集成电路，其中，所述栅电极连续地连接到所述通孔，在所述栅电极和所述通孔之间没有形成界面。5.根据权利要求1所述的集成电路，还包括连接到所述掩埋导电轨道的源极/漏极接触插塞。6.根据权利要求5所述的集成电路，还包括在所述源极/漏极接触插塞和所述掩埋导电轨道之间并连接到所述源极/漏极接触插塞和所述掩埋导电轨道的附加通孔。7.根据权利要求1所述的集成电路，还包...

【专利技术属性】
技术研发人员：王柏钧，江庭玮，赖志明，庄惠中，杨荣展，刘如淦，张世明，周雅琪，林义雄，黄禹轩，张玉容，吴国晖，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71