芯片和电子设备制造技术

本发明专利技术提供一种芯片和电子设备，芯片包括：设置在芯片中的静电电流泄放主干通路，静电电流泄放主干通路绝缘设置在芯片的上层，静电电流泄放主干通路覆盖芯片平面或者围绕芯片的四周，静电电流泄放主干通路为闭合通路，静电电流泄放主干通路的阻抗值小于预设数值；芯片包括多个电压域，每个电压域包括静电电流泄放支路；每个电压域中的静电电流泄放支路与静电电流泄放主干通路并联连接。本发明专利技术提供的芯片，可以提供低阻抗的静电电流放电回路，当芯片包括的电压域数目较多时，更具有良好的可扩展性。

Chips and electronic equipment

The invention provides a chip and an electronic device. The chip includes: a main path of electrostatic current discharge set in the chip, an insulated main path of electrostatic current discharge set in the upper layer of the chip, a main path of electrostatic current discharge covering the chip plane or surrounding the chip, a closed main path of electrostatic current discharge, and a small impedance value of the main path of electrostatic current discharge. The chip consists of several voltage domains, each of which includes electrostatic current relief branches, and each of which is connected in parallel with the main electrostatic current relief path. The chip provided by the invention can provide a low impedance electrostatic current discharge circuit, and has better scalability when the number of voltage domains included in the chip is large.

【技术实现步骤摘要】
芯片和电子设备
本专利技术涉及半导体
，尤其涉及一种芯片和电子设备。
技术介绍
静电放电现象(Electro-StaticDischarge，ESD)是指静止的正电荷或是负电荷逐渐累积时，会与周围环境产生电位差，经由放电路径而产生在不同电位之间电荷转移的现象。在电子系统中，静电放电具有高电位、低电量、作用时间短的特点，其引起的器件击穿是电子系统最普遍、最严重的静电危害。因此，电子系统设计时，必须根据应用场景进行合适级别的静电放电保护。尤其是片上系统(SystemOnChip，SOC)芯片，通常采用多电压域设计结构。多个独立供电电压域相互分离。如果一个静电放电现象发生在某两个点，而这两个点又处在两个不同的独立电压域，很显然，必须迅速建立起这两个独立电压域之间的低阻抗泄放通路，以避免电荷累积对内部电路的破坏。图1为现有的芯片的结构示意图。如图1所示，芯片可以包括8个独立供电电压域，分别标识为电压域1～电压域8。其中，电压域2、4、5、7内不包含噪声敏感电路。电压域1、3、6、8内包含噪声敏感电路22，要求与周边电路进行噪声隔离。芯片四周构建一条专用的静电保护金属环21，例如静电泄放地环。该静电保护金属环21一般位于芯片输入输出管脚上空，它连接了所有的电压域。对于电压域2、4、5、7，可以在电压域对应的输入输出管脚处，通过金属线短接方式与静电保护金属环21连接。对于电压域1、3、6、8，需要增添背靠背二极管，以隔离电路间隔噪声。背靠背二极管将整个静电保护金属环分割成串联的八段，根据电压域的标识分别将静电保护金属环21的对应分段标记为段1～段8。当发生ESD时，泄放路径的阻抗依赖于两段间的远近关系。例如，段1和段3间需要通过两个二极管，而段1和段8间需要通过四个二极管。由于二极管的阻抗是泄放通路阻抗的主要组成部分，因此，泄放通路的总阻抗随着电压域数目的增长而增加。可见，上述静电放电结构适用于电压域数量不多的情况。但是，随着现代芯片的发展，电压域的数量逐渐增多，尤其是噪声敏感电路的数量增多。此时，泄放通路上的背靠背二极管数量也会随之增加。考虑到所有的两两电压域的组合以及泄放通路的远近关系，将会导致电流泄放通路复杂、整体阻抗增大、泄放受阻，最终危害芯片的内部电路。
技术实现思路
本专利技术提供一种芯片和电子设备，当芯片包括的电压域数目较多时，可以提供低阻抗的电流回路。本专利技术提供的芯片，包括：设置在所述芯片中的静电电流泄放主干通路，所述静电电流泄放主干通路绝缘设置在所述芯片的上层，所述静电电流泄放主干通路覆盖所述芯片平面或者围绕所述芯片的四周，所述静电电流泄放主干通路为闭合通路，所述静电电流泄放主干通路的阻抗值小于预设数值；所述芯片包括多个电压域，每个电压域包括静电电流泄放支路；每个电压域中的静电电流泄放支路与所述静电电流泄放主干通路并联连接。本专利技术提供的电子设备，包括本专利技术任一实施例提供的芯片。本专利技术提供的芯片和电子设备，通过设置一条全局的静电电流泄放主干通路，将各个电压域中的静电电流泄放支路并联连接到静电电流泄放主干通路上。相比于现有技术，将串联结构更改为并联结构，解除了泄放通路的总阻抗与电压域数目的线性关系。当静电放电现象发生时，提供了低阻抗的电流回路。有效解决了芯片内部电压域数目增多时电流泄放通路复杂、整体阻抗增大的问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为现有的芯片的结构示意图；图2为本申请实施例提供的芯片的原理示意图；图3为本专利技术实施例提供的芯片的结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在电子系统中，静电放电是最普遍、最严重的静电危害。电子系统设计时，需要根据应用场景进行合适级别的静电放电保护。静电放电保护电路的设计是用具有足够泄放电流能力和健壮性的器件，为静电放电提供快速的泄放路径，以保护内部电路不被损坏。如图1所示，当芯片内部任意两点(信号或者电源地凸点)间发生静电放电现象时，芯片内部通过静电保护金属环21可以快速搭建起一条或多条电流泄放路径，该电流泄放路径不影响内部其它电路，而且在芯片正常工作模式下，该路径关闭不工作。其中，静电保护金属环21为主干，承受了放电电流的主体部分。静电放电保护根据应用场景和芯片的结构可以有多种实现方式，下面列举几种现有的静电放电实现方式。在一种提供全芯片ESD保护的放电结构中，全局ESD总线存在多条，分别照顾不同噪声敏感区域，彼此间再用特殊ESD防护电路予以连接。在这种情况下，随着电压域数目的增多，全局泄放通路的阻抗增大，只是增长幅度有所降低。只能说缓解了整体阻抗增大的问题，但并没有解决芯片内部电压域(逻辑块)增多带来的电流泄放通路复杂、整体阻抗增大的技术问题。在另一种ESD保护电路结构中，芯片内部电路的电力线可以作为ESD总线。其余内部电路的电源线通过ESD连接单元与ESD总线耦合。例如，选择VDD电源线或内部电路的VSS电源线作为ESD总线。由于直接采用电源地线作为ESD总线，节约了部分接口电路资源。但仍然存在多条全局ESD总线，没有解决芯片内部电压域(逻辑块)增多带来的电流泄放通路复杂、整体阻抗增大的技术问题。而且，它将ESD总线定义在电源地线上，在某些情况下可能较难适用。本申请实施例提供的芯片，旨在解决目前现有技术中因为芯片内部电压域(逻辑块)增多带来的电流泄放通路复杂、整体阻抗增大的技术问题。图2为本申请实施例提供的芯片的原理示意图。如图2所示，标号①为静电电流泄放主干部分，作为全局总线，将各个电压区域内部的静电电流泄放支路部分连通起来。标号②为静电电流泄放接入部分，将静电电流泄放主干部分与对应电压域的静电电流泄放支路部分连接起来。根据该电压域内部电路对噪声的敏感程度，接入电路的实现有所不同。标号③为各个电压域内部的静电电流泄放支路部分，它将电压域内部各个电路连接起来。由于在同一个电压域内部，电路位置较集中，与现有的结构可以一致。可见，本申请提供的芯片，将各个电压域中的静电电流泄放支路部分并联连接到静电电流泄放主干部分。当芯片内部电压域(逻辑块)增多时，使得电流泄放通路简单且整体阻抗较小，解决了上述技术问题。下面以具体实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。图3为本专利技术实施例提供的芯片的结构示意图。本实施例提供的芯片，主要应用于支持多电压域的静电放电现象，当然也可以应用于支持单一电压域的静电放电现象。如图3所示，本实施例提供的芯片11，可以包括：设置在芯片11中的静电电流泄放主干通路12。静电电流泄放主干通路12绝本文档来自技高网...

【技术保护点】
1.一种芯片，其特征在于，包括：设置在芯片中的静电电流泄放主干通路，所述静电电流泄放主干通路绝缘设置在所述芯片的上层，所述静电电流泄放主干通路覆盖所述芯片平面或者围绕所述芯片的四周，所述静电电流泄放主干通路为闭合通路，所述静电电流泄放主干通路的阻抗值小于预设数值；所述芯片包括多个电压域，每个电压域包括静电电流泄放支路；每个电压域中的静电电流泄放支路与所述静电电流泄放主干通路并联连接。

【技术特征摘要】
1.一种芯片，其特征在于，包括：设置在芯片中的静电电流泄放主干通路，所述静电电流泄放主干通路绝缘设置在所述芯片的上层，所述静电电流泄放主干通路覆盖所述芯片平面或者围绕所述芯片的四周，所述静电电流泄放主干通路为闭合通路，所述静电电流泄放主干通路的阻抗值小于预设数值；所述芯片包括多个电压域，每个电压域包括静电电流泄放支路；每个电压域中的静电电流泄放支路与所述静电电流泄放主干通路并联连接。2.根据权利要求1所述的芯片，其特征在于，第一电压域中的静电电流泄放支路通过导线直接与所述静电电流泄放主干通路并联连接，所述第一电压域不包括噪声敏感电路。3.根据权利要求1所述的芯片，其特征在于，第二电压域中的静电电流泄放支路通过噪声隔离电路与所述静电电流泄放主干通路并联连接，所述第二电压域包括噪声敏感电路...

【专利技术属性】
技术研发人员：杨梁，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京,11