存储装置及数据处理装置制造方法及图纸

根据本实施方式，提供一种具备共通连接于总线的1个或多个半导体装置的存储装置。半导体装置具有存储器部与输入输出控制部。输入输出控制部根据经由总线所获取的地址信息访问存储器部。数据处理装置将地址信息分割成多个周期发送到总线。输入输出控制部根据从数据处理装置获取的设定信息，切换获取地址信息的周期数。

Storage device and data processing device

According to the present embodiment, a storage device with one or more semiconductor devices connected in common to the bus is provided. The semiconductor device has a memory unit and an input and output control unit. The input and output control unit accesses the memory unit according to the address information obtained through the bus. The data processing device divides the address information into several periods and sends it to the bus. The input and output control unit switches the number of cycles of acquiring address information according to the setting information obtained from the data processing device.

【技术实现步骤摘要】
存储装置及数据处理装置[相关申请]本申请享有在2017年8月31日提出申请的日本专利申请2017-167201号的优先权的权益，所述日本专利申请的所有内容引用在本申请中。
本实施方式一般来说涉及一种存储装置及数据处理装置。
技术介绍
CPU(CentralProcessingUnit，中央处理器)等数据处理装置当访问非易失存储装置时，发送指令，然后，以特定周期数发送地址信息。近年来，随着非易失存储装置的容量增加，地址信息变大。另外，已知有包含多个半导体芯片的非易失存储装置(Multi-Die(多芯片))。当访问包含多个半导体芯片的非易失存储装置时，CPU发送包含用来选择芯片的信息(芯片地址)的地址信息。例如，芯片地址为3比特的信息，能够识别8个芯片。各个半导体芯片在地址信息中包含的芯片地址与自身的标识值一致的情况下，进行数据的写入或读出等。另一方面，各个半导体芯片在地址信息中包含的芯片地址与自身的标识值不一致的情况下，不进行数据的写入及读出等。且说，非易失存储装置也可设为仅包含1个半导体芯片的构成。这种情况下，半导体芯片当接收到地址信息时，不参照芯片地址，而每次都进行数据的写入或读出等。但是，CPU不管非易失存储装置是仅包含1个半导体芯片的构成还是包含多个半导体芯片的构成，都发送包含芯片地址的地址信息。因此，在使用仅包含1个半导体芯片的构成的非易失存储装置的系统中，CPU尽管不使用芯片地址，但必须发送包含芯片地址的地址信息。另外，也有如下情况：半导体芯片也因未使用的芯片地址而必须执行多余的获取处理。
技术实现思路
实施方式提供一种能够高效率地处理地址信息的存储装置及数据处理装置。根据本实施方式，提供一种具备共通连接于总线的1个或多个半导体装置的存储装置。1个或多个半导体装置分别具有存储数据的存储器部、及输入输出控制部。输入输出控制部从数据处理装置经由总线获取地址信息，并根据所获取的地址信息访问存储器部。数据处理装置将地址信息分割成多个周期发送到总线。输入输出控制部根据从数据处理装置获取的设定信息，切换获取地址信息的周期数。附图说明图1是表示信息处理装置的构成的框图。图2是表示存储装置的构成的框图。图3是表示半导体装置的构成的框图。图4是表示数据处理装置中的发送地址信息的功能的框图。图5是表示第1实施方式中的地址信息的一例的图。图6是表示输入输出控制部执行的是否对第6周期进行处理的判断处理的流程图。图7是表示Fuse信息的设定例的图。图8是表示分配给半导体装置的标识值的一例的图。图9是表示用于芯片选择的处理的流程图。图10是表示半导体装置中的存储器控制部及模式寄存器的图。图11是表示第2实施方式中的地址信息的一例的图。具体实施方式以下，参照附图，对实施方式的存储装置30及数据处理装置20详细地进行说明。此外，本专利技术不受这些实施方式限定。(第1实施方式)图1是表示信息处理装置10的构成的框图。信息处理装置10具备数据处理装置20与存储装置30。数据处理装置20是CPU等处理电路。数据处理装置20只要能够访问存储装置30，则不限于CPU，也可为其他装置。存储装置30是存储数据的存储装置，被数据处理装置20访问。存储装置30在封装内，内置同一种类的1个或多个半导体芯片。数据处理装置20与存储装置30之间经由总线(I/O[7：0])而连接。数据处理装置20经由总线向存储装置30发送指令及地址信息。另外，数据处理装置20及存储装置30经由总线收发数据。此外，在本例中，总线为8比特宽度。但是，总线并不限于8比特宽度，也可为其他比特宽度。数据处理装置20在发送指令之后，将通过该指令指定要访问的区域的地址信息发送到总线。这种情况下，数据处理装置20将地址信息分时成多个周期发送到总线。另外，数据处理装置20对存储装置30经由对应的专用线发送各种控制信号。例如，数据处理装置20对存储装置30发送芯片使能信号(CEn)、指令锁存使能信号(CLE)、地址锁存使能信号(ALE)、写入使能信号(WEn)、读出使能信号(REn)及写入保护信号(WPn)。数据处理装置20也可将这些以外的控制信号发送到存储装置30。另外，信息处理装置10也可在数据处理装置20与存储装置30之间具备控制器逻辑电路。这种情况下，数据处理装置20经由控制器逻辑电路将控制信号的一部分发送到存储装置30。图2是表示存储装置30的构成的框图。存储装置30具有1个或多个半导体装置32。图2中，存储装置30具有8个半导体装置32。但是，存储装置30所具有的半导体装置32的个数不限于8个。1个或多个半导体装置32是同一种类的半导体芯片。1个或多个半导体装置32以能够作为1个器件进行处理的方式被封装。在存储装置30具有多个半导体装置32的情况下，多个半导体装置32可积层地进行封装，也可横向排列地进行封装。1个或多个半导体装置32共通连接于传输指令及数据的总线(I/O[7：0])。因此，从数据处理装置20发送来的指令及数据可由1个或多个半导体装置32的全部接收。另外，数据处理装置20可从1个或多个半导体装置32的全部接收数据。另外，1个或多个半导体装置32分别共通地接收从数据处理装置20发送来的各种控制信号。另外，1个或多个半导体装置32分别被分配互不相同的标识值。1个或多个半导体装置32分别接收表示分配给自身的标识值的信号。例如，在存储装置30具有8个半导体装置32的情况下，1个或多个半导体装置32分别接收3比特的标识值。图3是表示半导体装置32的构成的框图。1个或多个半导体装置32分别具有如图3所示的功能的电路。1个或多个半导体装置32分别具有存储器部42、控制信号获取部44、模式寄存器46、输入输出控制部48、指令寄存器50、存储器控制部52、及地址寄存器54。存储器部42存储数据。本例中，存储器部42为非易失性。此外，存储器部42不限于非易失性，也可为易失性。存储器部42包含存储单元阵列60、数据寄存器62、列解码器64、行解码器66、及读出放大器68。存储单元阵列60包含呈矩阵状排列的多个存储单元。多个存储单元分别连接于多条位线中的任一条及多条字线中的任一条。存储单元阵列60通过选择1条位线及1条字线而选择1个存储单元。存储单元例如包含电阻变化元件。电阻变化元件连接在对应的位线及对应的字线之间。电阻变化元件通过被施加特定电压而在高电阻状态与低电阻状态之间转换。存储单元通过切换这种电阻变化元件的电阻状态而存储2值的数据。此外，存储单元也可包含能够存储数据的其他种类的元件而代替电阻变化元件。数据寄存器62在写入时暂时存储从数据处理装置20所获取的数据。另外，数据寄存器62在读出时暂时存储已从存储单元阵列60读出的数据。列解码器64基于从数据处理装置20所获取的地址信息，选择连接于访问对象的存储单元的位线。行解码器66基于从数据处理装置20所获取的地址信息，选择连接于访问对象的存储单元的字线。列解码器64及行解码器66在写入时，对连接于所选择的位线及字线的存储单元写入数据寄存器62中所存储的数据。另外，读出放大器68在读出时，从连接于由列解码器64及行解码器66所选择的位线及字线的存储单元读出数据。而且，读出放大器68在读出时，将已从存储单元读出的数据写入到数本文档来自技高网...

【技术保护点】
1.一种存储装置，其特征在于具备共通连接于总线的1个或多个半导体装置，且所述1个或多个半导体装置分别具有：存储器部，存储数据；及输入输出控制部，从数据处理装置经由所述总线获取地址信息，并根据所获取的所述地址信息访问所述存储器部；所述数据处理装置将所述地址信息分割成多个周期发送到所述总线，且所述输入输出控制部根据从所述数据处理装置获取的设定信息，切换获取所述地址信息的周期数。

【技术特征摘要】
2017.08.31 JP 2017-1672011.一种存储装置，其特征在于具备共通连接于总线的1个或多个半导体装置，且所述1个或多个半导体装置分别具有：存储器部，存储数据；及输入输出控制部，从数据处理装置经由所述总线获取地址信息，并根据所获取的所述地址信息访问所述存储器部；所述数据处理装置将所述地址信息分割成多个周期发送到所述总线，且所述输入输出控制部根据从所述数据处理装置获取的设定信息，切换获取所述地址信息的周期数。2.根据权利要求1所述的存储装置，其特征在于：所述输入输出控制部是在所述设定信息表示第1值的情况下，获取第1周期数的所述地址信息，在所述设定信息表示第2值的情况下，获取比所述第1周期数少的第2周期数的所述地址信息。3.根据权利要求2所述的存储装置，其特征在于：所述1个或多个半导体装置各自所具有的所述存储器部具有共通的地址空间，所述地址信息包含指定所述存储器部中的访问对象的区域的存储器地址、及指定所述1个或多个半导体装置中的成为访问对象的1个半导体装置的芯片地址，且在所述设定信息表示第1值的情况下，获取包含所述存储器地址及所述芯片地址的所述地址信息，在所述设定信息表示第2值的情况下，获取包含所述存储器地址但不包含所述芯片地址的所述地址信息。4.根据权利要求2所述的存储装置，其特征在于：所述1个或多个半导体装置各自所具有的所述存储器部具有共通的地址空间，所述地址信息包含指定所述存储器部中的访问对象的区域的存储器地址、及指定所述1个或多个半导体装置中的成为访问对象的1个半导体装置的芯片地址，且在所述设定信息表示第1值的情况下，获取包含所述存储器地址、及第1比特宽度的所述芯片地址的所述地址信息，在所述设定信息表示第2值的情况下，获取包含所述存储器地址、及比所述第1比特宽度短的第2比特宽度的所述芯片地址的所述地址信息。5.根据权利要求3所述的存储装置，其特征在于：所述1个或多个半导体装置各自被分配互不相同的标识值，且在具备多个半导体装置的情况下，所述输入输出控制部将所述地址信息中包含的所述芯片地址与所分配的所述标识值进行比较，以所述芯片地址与所述标识值一致为条件，访问所述存储器部中的由所述地址信息中包含的所述存储器地址表示的区域。6.根据权利要求4所述的存储装置，其特征在于：所述芯片地址的至少一部分包含在包含所述地址信息的多个周期中的最后的周期内。7.根据权利要求3所述的存储装置，其特征在于：所述设定信息包含在包含所述地址信息的周期内，且所述输入输出控制部根据所...

【专利技术属性】
技术研发人员：清水直树，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP