垂直堆叠晶圆及其形成方法技术

本发明专利技术涉及垂直堆叠晶圆及其形成方法，揭示集成电路堆叠及其形成方法。在一个实施例中，该集成电路堆叠可包括：多个垂直堆叠晶圆，各晶圆包括后侧及前侧，各晶圆的该后侧包括位于衬底内的半导体穿孔(TSV)，且各晶圆的该前侧包括位于第一介电质内的金属线，其中，该金属线与各晶圆内的该TSV连接；以及无机介电质，介于该多个垂直堆叠晶圆内的相邻晶圆之间；其中，该多个垂直堆叠晶圆以前对后取向堆叠，以使一个晶圆的该后侧上的该TSV与相邻晶圆的该前侧上的该金属线通过延伸穿过介于它们之间的该无机介电质电性连接。

Vertical stacked wafers and their formation methods

The invention relates to a vertical stacked wafer and its forming method, and discloses an integrated circuit stacking and its forming method. In one embodiment, the IC stack may comprise: a plurality of vertically stacked wafers, each of which includes a rear and front side, each of which includes a semiconductor perforation (TSV) located in a substrate, and the front side of each wafer includes a metal wire located in the first dielectric medium, in which the metal wire is connected to the TSV in each wafer, and an inorganic dielectric medium, between the plurality of wafers. Between adjacent wafers in a vertically stacked wafer, in which multiple vertically stacked wafers are stacked in front-to-back orientation so that the TSV on the back side of a wafer and the metal wire on the front side of the adjacent wafer are electrically connected by extending through the inorganic dielectric medium between them.

【技术实现步骤摘要】
垂直堆叠晶圆及其形成方法
本专利技术涉及垂直堆叠晶圆，尤其，本专利技术涉及通过混合-氧化物接合以前对后(front-to-back)取向垂直堆叠的晶圆及其形成方法。
技术介绍
一般来说，在集成电路(integratedcircuit；IC)芯片/裸片中可设计并嵌入多个装置/组件(例如，晶体管、二极管等)，接着将该芯片置于封装件(例如，塑料壳)中或用作裸芯片以置于电子装置的印刷电路板(printedcircuitboard；PCB)上。除晶体管级的传统技术节点微缩以外，正越来越多地利用三维(three-dimensional；3D)IC芯片堆叠以继续使用当前的半导体制造技术(例如，28纳米、22纳米等)来创建3D芯片上系统(system-on-chip；SoC)装置并为满足各种电子装置的性能、功率及带宽要求提供解决方案。3DSoC装置可包括不同技术节点的数个逻辑、存储器(memory)、模拟(analog)或其它芯片，该些芯片可通过使用半导体穿孔(through-semiconductor-via；TSV)架构彼此连接。通常，TSV是蚀刻至半导体层中并用导电材料(例如，铜(Cu))填充的垂直过孔，以提供用以在该些垂直堆叠IC芯片之间或IC芯片与IC封装衬底之间传输电子信号或功率供应的连接性。在3DSoC装置中，可划分单独SoC功能块于单独IC芯片上，以于3DIC封装期间连接，其中，在该3D配置中较短的线长可提高性能并降低装置的总体功耗。此外，线长的缩短减少所需的后端工艺(backendofline；BEOL)金属层(也就是，在主动装置层以后的连接层)的总数。在3DSoC装置的同质应用中，划分单个技术节点内的功能块，从而导致半导体晶圆上较小的裸片/芯片尺寸，以增加良率以及每个晶圆的装置效率。此类应用可扩展现有技术以进一步制造于当前可用的/已购买的制造工具组上，从而导致14纳米技术节点的扩展并推迟对降低技术节点(例如，10纳米微缩)的需求。在3DSoC装置的异质应用中，可基于可微缩性进行区块划分，其中，将较高可微缩的数字(digital)核心及知识产权(IP)微缩至先进技术节点。可能不会很好地微缩的装置例如状态随机访问存储器(staterandomaccessmemory；SRAM)、输入/输出(I/O)及其它模拟装置可在较老的技术上制造。由于针对系统的部分使用较老技术的可能性，此类应用可导致较高的总体良率以及降低的成本。3DSoC装置/IC芯片堆叠可通过垂直对齐的半导体晶圆的面对面(face-to-face；F2F)接合形成，在每个晶圆上包括IC芯片阵列，其中，接合后的3DIC芯片可通过相邻的接合3DIC芯片之间的切割道彼此隔开。用于3DSoC装置的当前工业方法包括呈F2F配置的晶圆接合，其中，在完成该接合以后，在晶圆的其中之一(例如，底部晶圆)中蚀刻TSV(后TSV方法)。不过，后TSV(TSV-last)方法需要复杂的对准、设计及制程技术。另外，由于自IC衬底的背侧蚀刻TSV可能是困难的，因此，使用后TSV方法的3DSoC装置的TSV结构及质量可能受到负面影响，例如，当到达TSV接触点时引起“爆裂(blowout)”。3DSoC装置/IC芯片也可通过垂直对齐的半导体晶圆的面对背(face-to-back；F2B)接合来形成。针对F2B3DSoC装置的当前方法包括使用标准的覆晶互连。此方法包括在位于晶圆的顶侧上的垫(pad)上沉积焊接凸块并将该垫与另一个晶圆上的相应垫对齐。垫一经对齐，即回流该焊料，以完成该互连结构。不过，对于缩小的芯片及焊接结构的间距，此类方法导致增加的电容负载、不良的热性能，以及困难的互连良率。
技术实现思路
本专利技术的第一态样涉及一种集成电路堆叠。该集成电路堆叠包括：第一晶圆，以前对后取向附着至第二晶圆，其中，各晶圆包括后侧及前侧，各晶圆的该后侧包括位于衬底内的半导体穿孔(through-semiconductor-via；TSV)，且各晶圆的该前侧包括位于第一介电质内的金属线，其中，该金属线与各相应晶圆内的该TSV连接；以及第二介电质，介于该第一晶圆的该衬底与该第二晶圆的该第一介电质之间，其中，该第一晶圆的该TSV自该第一晶圆的该衬底延伸穿过该第二介电质并与该第二晶圆的该第一介电质内的该金属线电性连接。本专利技术的第二态样涉及一种形成集成电路堆叠的方法。该方法可包括：以前对后取向将第一晶圆与第二晶圆附着，该附着包括通过混合-氧化物接合将位于该第二晶圆的前侧上的第一介电质内的金属线附着至位于第一晶圆的后侧上的衬底内的半导体穿孔(TSV)。本专利技术的第三态样涉及一种集成电路堆叠。该集成电路堆叠可包括：多个垂直堆叠晶圆，各晶圆包括后侧及前侧，各晶圆的该后侧包括位于衬底内的半导体穿孔(TSV)，且各晶圆的该前侧包括位于第一介电质内的金属线，其中，该金属线与各晶圆内的该TSV连接；以及无机介电质，介于该多个垂直堆叠晶圆内的相邻晶圆之间；其中，该多个垂直堆叠晶圆以前对后取向堆叠，以使一个晶圆的该后侧上的该TSV与相邻晶圆的该前侧上的该金属线通过延伸穿过介于它们之间的该无机介电质电性连接。从下面有关本专利技术的实施例的更详细说明将清楚本专利技术的上述及其它特征。附图说明通过参照下面的附图来详细说明本专利技术的实施例，该些附图中类似的附图标记表示类似的元件，且其中：图1至图8显示经历依据本专利技术的方法的实施例的集成电路堆叠的剖视图，其中，图8显示依据本专利技术的所得集成电路堆叠。图9至图10显示依据本专利技术的另一个实施例的集成电路堆叠的剖视图。应当注意，本专利技术的附图并非按比例绘制。该些附图意图仅显示本专利技术的典型态样，因此不应当被视为限制本专利技术的范围。在该些附图中，类似的附图标记表示该些附图之间类似的元件。具体实施方式本专利技术涉及垂直堆叠晶圆，尤其，本专利技术涉及通过混合-氧化物接合以前对后取向垂直堆叠的晶圆及其形成方法。本专利技术的实施例包括混合-氧化物接合结构，其中，位于一个晶圆的前侧上的衬底内的半导体穿孔(through-semiconductor-via；TSV)与位于另一个相邻晶圆的后侧上的介电质内的金属线电性连接。该TSV延伸穿过介于该两个晶圆之间的无机介电质，以建立合适的连接。因此，此结构无需向该集成电路堆叠增加多余的电容及热阻的微柱互连及聚合物底部填充层。另外，此结构无需传统上被添加至晶圆的后侧的额外金属层。如本文中所述，依据本专利技术的实施例的方法可包括以前对后取向附着第一晶圆与第二晶圆。更具体地说，该附着可包括通过混合-氧化物接合将位于该第二晶圆的前侧上的第一介电质内的金属线附着至位于第一晶圆的后侧上的衬底内的半导体穿孔(TSV)。现在请参照图1，方法可包括提供包括第一晶圆110的初级集成电路(IC)100。晶圆110可包括位于介电质130内的金属线128，以形成晶圆110的前侧132。线128与介电质130一起定义后端工艺(back-end-of-the-line；BEOL)层。另外，晶圆110可包括位于衬底120内的TSV114，其与晶圆110的第一线路层128连接。如图所示，衬底120可包括能够被加工成晶体管结构的任意当前已知或以后开发的材料，且可包括例如块体半导体层、绝缘体上半导体(semiconductor本文档来自技高网...

【技术保护点】
1.一种集成电路堆叠，包括：第一晶圆，以前对后取向附着至第二晶圆，其中，各晶圆包括后侧及前侧，各晶圆的该后侧包括位于衬底内的半导体穿孔(TSV)，且各晶圆的该前侧包括位于第一介电质内的金属线，其中，该金属线与各相应晶圆内的该TSV连接；以及第二介电质，介于该第一晶圆的该衬底与该第二晶圆的该第一介电质之间，其中，该第一晶圆的该TSV自该第一晶圆的该衬底延伸穿过该第二介电质并与该第二晶圆的该第一介电质内的该金属线电性连接。

【技术特征摘要】
2017.08.16 US 15/678,6421.一种集成电路堆叠，包括：第一晶圆，以前对后取向附着至第二晶圆，其中，各晶圆包括后侧及前侧，各晶圆的该后侧包括位于衬底内的半导体穿孔(TSV)，且各晶圆的该前侧包括位于第一介电质内的金属线，其中，该金属线与各相应晶圆内的该TSV连接；以及第二介电质，介于该第一晶圆的该衬底与该第二晶圆的该第一介电质之间，其中，该第一晶圆的该TSV自该第一晶圆的该衬底延伸穿过该第二介电质并与该第二晶圆的该第一介电质内的该金属线电性连接。2.如权利要求1所述的集成电路堆叠，其中，该第二介电质包括无机介电材料。3.如权利要求2所述的集成电路堆叠，其中，该无机介电材料包括以下至少其中之一：氢化碳氧化硅(SiCOH)、有机硅酸盐玻璃(OSG)、氧化硅(SiO2)、氟化SiO2(FSG)、甲基倍半硅氧烷(MSQ)，或其多孔版本。4.如权利要求1所述的集成电路堆叠，其中，该第一晶圆与该第二晶圆通过混合-氧化物接合附着。5.如权利要求1所述的集成电路堆叠，还包括：微柱结构，与该第一晶圆的该后侧上的该金属线连接。6.如权利要求1所述的集成电路堆叠，还包括：第三晶圆，附着至该第二晶圆，该第三晶圆包括后侧及前侧，该第三晶圆的该后侧包括位于衬底内的TSV，且该第三晶圆的该前侧包括位于第三介电质内的金属线，其中，该第三晶圆的该金属线与该第三晶圆中的该TSV连接；以及第四介电质，设于该第二晶圆的该衬底与该第三晶圆的该第三介电质之间，其中，该第二晶圆的该TSV自该第二晶圆的该衬底延伸穿过该第四介电质并与该第三晶圆的该第三介电质中的该金属线电性连接。7.如权利要求1所述的集成电路堆叠，还包括：第三介电质，设于该第二介电质与该第二晶圆的该第一介电质之间；以及作用导电垫，设于该第三介电质内，提供自该第一晶圆的该TSV与该第二晶圆的该金属线的电性连接。8.如权利要求6所述的集成电路堆叠，还包括：导电垫，设于该第二晶圆中的该第一介电质内并提供该第一晶圆的该TSV与该第二晶圆的该金属线之间的电性连接。9.如权利要求1所述的集成电路堆叠，其中，各晶圆的该TSV包括多个TSV且各晶圆的该金属线包括多条金属线，其中，各自晶圆内的该多条金属线的各金属线与该各自晶圆内的该多个TSV的相应TSV连接，以及其中，该第一晶圆的该多个TSV的各TSV自该第一晶圆的该衬底延伸穿过该第二介电质并与该第二晶圆的该多条金属线的各自金属线电性连接。10.一种形成集成电路堆叠的方法，该方法包括：以前对后取向将第一晶圆与第二晶圆附着，该附着包括通过混合-氧化物接合将位于该第二晶圆的前侧上的第一介电质内的金属线附着至位于第一晶圆的后侧...

【专利技术属性】
技术研发人员：卢克·G·英格兰，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY