用于减低极紫外光掩模缺陷的方法技术

公开一种减低极紫外光(EUV)掩模缺陷的方法。所述方法包括以下步骤：提供晶片毛坯；识别晶片毛坯上的多个第一缺陷；在晶片毛坯的顶部上提供极紫外光掩模设计；识别极紫外光掩模设计上的具有对应的可拉伸区的非紧要区块；将极紫外光毛坯与极紫外光掩模设计进行交叠；识别多个第二缺陷，解决所述多个第二缺陷；识别多个第三缺陷，不解决所述多个第三缺陷；调整极紫外光掩模设计及极紫外光毛坯的相对位置以解决所述第三多个缺陷中的至少一者；以及调整所述非紧要区块中的至少一者在对应的可拉伸区内的位置，以解决所述多个第三缺陷中的至少一者。

【技术实现步骤摘要】
用于减低极紫外光掩模缺陷的方法
本专利技术实施例涉及一种用于减低极紫外光掩模缺陷的方法。
技术介绍
极紫外光(“extremeultraviolet，EUV”)光刻是应用极紫外光波长(13.5纳米(nm))的下一代光刻技术。EUV光刻面临与浸没光刻(immersionlithography)所遭遇到的缺陷问题类似的特定缺陷问题。然而，浸没所特有的缺陷归因于水与光致抗蚀剂(photoresist)之间的未优化接触，与EUV相关的缺陷则归咎于EUV辐射的内在离子化能量。一个问题是正充电(positivecharging)，此归因于由EUV辐射而从顶部抗蚀剂表面逸出的光电子的喷射。此可能导致静电放电或颗粒污染，以及以上所提及的装置损坏。第二个问题是来自环境或经脱气碳氢化合物(outgassedhydrocarbon)的污染物在抗蚀剂上的沉积，此是由于EUV或由电子促使的反应而造成。第三个问题是已因EUV辐射或由EUV产生的电子而离解的氧气、氩气、或其他环境气体对抗蚀剂的刻蚀。光刻腔室中的环境气体可用于吹洗(purging)及减少污染物。这些气体因EUV辐射而离子化从而导致在被暴露出的表面附近产生等离子体，进而对多层式光学器件造成损坏且使得样本被意外地暴露出。尽管源功率(sourcepower)因其对生产率的影响而受到大量关注，然而EUV掩模基础设施中的变化(包括毛坯、薄膜(pellicle)、及检验)也是重要的因素。如果薄膜在高于目标制造功率的条件下不稳定，则颗粒污染物将多到难以接受。在不使用薄膜的条件下，颗粒产生物(particleadder)将降低良率(yield)，此对利用193nm光及薄膜的传统光学光刻来说一直不成问题。
技术实现思路
本专利技术实施例的一种减低极紫外光掩模缺陷的方法包括：提供晶片毛坯；识别所述晶片毛坯上的多个缺陷；在所述晶片毛坯的顶部上提供极紫外光掩模设计；识别所述极紫外光掩模设计上的具有对应的可拉伸区的时序非紧要区块；以及在对应的可拉伸区内的位置调整所述时序非紧要区块中的至少一者，以解决所述多个缺陷中的至少一者。本专利技术实施例的一种设计时序非紧要区块的可拉伸的布局的方法包括：定义时序非紧要区块的可拉伸区；在所述时序非紧要区块内部部署第一层的多个第一金属条；识别与所述多个第一金属条平行的多个第二外展布线条，其中所述多个第二外展布线条伸展出所述时序非紧要区块之外；移除所述多个第二外展布线条；以及在与所述多个第二外展布线条垂直的方向上以多个第三条取代所述多个第二外展布线条。本专利技术实施例的一种装置布局包括：衬底；多个第一区块，其中所述多个第一区块是时序紧要的；以及多个第二区块，其中所述多个第二区块是时序非紧要的，其中所述多个第二区块各自包括至少一个可拉伸区，其中所述多个第二区块中的每一者的位置能够在对应的所述可拉伸区内位移。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1是示出根据一些实施例的设计中的一些时序紧要区块及时序非紧要区块的方块图。图2A示出根据一些实施例的具有一维放置灵活性的布局设计。图2B示出根据一些实施例的与图2A对应的一维放置灵活性。图3A示出根据一些实施例的具有一维放置灵活性的另一布局设计。图3B示出根据一些实施例的与图3A对应的一维放置灵活性。图4A是根据一些实施例的具有可拉伸的布局设计的时序非紧要区块的示例性内部结构的布局示意图。图4B是根据一些实施例的具有可拉伸的布局设计的时序非紧要区块的另一示例性内部结构的布局示意图。图5A是示出根据一些实施例的缺陷的形成的图像。图5B(a)及图5B(b)示出根据一些实施例的相对于缺陷移动吸收体(absorber)的效果。图5C示出根据一些实施例的缺陷减低过程。图6A是根据一些实施例的具有可拉伸的布局设计的时序非紧要区块的示例性内部结构的布局示意图。图6B是根据一些实施例的具有可拉伸的布局设计的时序非紧要区块的另一示例性内部结构的布局示意图。图7是根据一些实施例的可拉伸的布局设计方法的流程图。图8是根据一些实施例的用于制作具有可拉伸的布局设计的集成电路(integratedcircuit，IC)的系统的方块图。具体实施方式以下公开内容提供用于实作所述主题的不同特征的示例性实施例。以下阐述组件及排列的具体实例以简化本专利技术。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。图1是示出根据一些实施例的设计100中的一些时序紧要区块及时序非紧要区块的方块图。根据一些实施例，设计100包括时序紧要区块121、时序紧要区块122、时序紧要区块123及时序紧要区块124，时序紧要区块121、时序紧要区块122、时序紧要区块123及时序紧要区块124的位置无法被修改。当利用更小的工艺节点将更多的晶体管配合到相同的区域中时，设计往往更大且更耗能。基于导线变得更长且更薄这一事实，导线延迟(wiredelay)对设计的时序特性具有显著影响。时序紧要区块是位置对设计的时序特性具有紧要影响的那些区块。作为比较，时序非紧要区块是位置对设计的时序特性不具有紧要影响的那些区块。根据一些实施例，所述设计还包括多个时序非紧要区块111、时序非紧要区块112及时序非紧要区块113，所述多个时序非紧要区块111、时序非紧要区块112及时序非紧要区块113的位置可被修改到特定程度，此种修改可在水平方向上或在垂直方向上进行。如上所述，非紧要区块的位置对设计的时序特性不具有紧要影响。因此，时序非紧要区块的位置可在特定范围内进行调整，而不会实质上影响设计的总体时序特性。在以下段落中将论述此种修改的更多细节。图2A示出根据一些实施例的具有一维放置灵活性的布局设计。根据一些实施例，设计200包括时序紧要区块221、时序紧要区块222、时序紧要区块223及时序紧要区块224，时序紧要区块221、时序紧要区块222、时序紧要区块223及时序紧要区块224的位置无法在不影响设计200的时序特性的条件下被修改。设计200还包括时序非紧要区块211、时序非紧要区块212及时序非紧要区块213，时序非紧要区块211、时序非紧要区块212及时序非紧要区块213的位置可在水平方向上或在垂直本文档来自技高网...

【技术保护点】
1.一种减低极紫外光掩模缺陷的方法，其特征在于，包括：提供晶片毛坯；识别所述晶片毛坯上的多个缺陷；在所述晶片毛坯的顶部上提供极紫外光掩模设计；识别所述极紫外光掩模设计上的具有对应的可拉伸区的时序非紧要区块；以及调整所述时序非紧要区块中的至少一者在对应的可拉伸区内的位置，以解决所述多个缺陷中的至少一者。

【技术特征摘要】
2017.07.31 US 62/539,105;2018.01.29 US 15/882,2351.一种减低极紫外光掩模缺陷的方法，其特征在于，包括...

【专利技术属性】
技术研发人员：徐金厂，王中兴，林彦宏，杨稳儒，杨幸菱，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71