包括动态电压和频率缩放开关的存储器件及其操作方法技术

一种存储器件，包括第一开关，用于切换第一电源电压并将第一电源电压传送到第一电源轨的公共节点。第二开关切换第二电源电压，并将第二电源电压传送到公共节点。在存储器件的初始驱动期间，控制逻辑生成用于控制第一开关的第一控制信号。屏蔽电路通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在该存储器件的初始驱动时段的至少部分时段中维持导通状态。

【技术实现步骤摘要】
包括动态电压和频率缩放开关的存储器件及其操作方法相关申请的交叉引用本申请要求于2017年7月20日在韩国知识产权局提交的韩国专利申请第10-2017-0092261的权益，其公开通过引用整体并入本文。
本公开涉及一种存储器件，并更具体地，涉及一种包括动态电压和频率缩放(DVFS)开关的存储器件及其操作方法。
技术介绍
在高性能电子系统中广泛使用的半导体存储器件的容量和速度正在增加。作为半导体存储器件的示例，动态随机存取存储器(DRAM)是易失性存储器，并且通过在电容器中存储的电荷来确定数据。DRAM可以通过使用各种电平的电源电压来执行内部操作。另外，当应用动态电压和频率缩放(DVFS)技术时，可以在DRAM的各种操作模式中控制电源电压和操作频率。另外，对于电源电压管理，DRAM可以包括多个电源轨和与电源轨相连的开关。根据开关的连接结构，可以存在两个电源电压连接到的公共节点(或短节点)。此时，在DRAM的初始驱动期间，在电源电压的电平稳定之前，可发生错误的切换操作。此外，当峰值电流流向公共节点时，存在元件损坏的可能性。
技术实现思路
本公开描述了一种存储器件及其操作方法，该存储器件能够降低本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：第一开关，切换第一电源电压，并将第一电源电压传送至第一电源轨的公共节点；第二开关，切换第二电源电压，并将第二电源电压传送至公共节点；控制逻辑，在存储器件的初始驱动期间，生成用于控制第一开关的第一控制信号；和屏蔽电路，通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在存储器件的初始驱动时段的至少部分时段中维持导通状态。

【技术特征摘要】
2017.07.20 KR 10-2017-0092261;2018.07.10 KR 10-2011.一种存储器件，包括：第一开关，切换第一电源电压，并将第一电源电压传送至第一电源轨的公共节点；第二开关，切换第二电源电压，并将第二电源电压传送至公共节点；控制逻辑，在存储器件的初始驱动期间，生成用于控制第一开关的第一控制信号；和屏蔽电路，通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在存储器件的初始驱动时段的至少部分时段中维持导通状态。2.根据权利要求1所述的存储器件，其中所述第一电源电压比所述第二电源电压具有更高电平。3.根据权利要求1所述的存储器件，其中：所述第一电源电压是由低功率双倍数据速率(LPDDR)规范定义的VDD2H，并且所述第二电源电压是由LPDDR规范定义的VDD2L，所述第一开关是第一动态电压和频率缩放(DVFS)开关，用于切换VDD2H用于DVFS功能，以及所述第二开关是第二DVFS开关，用于切换VDD2L用于该DVFS功能。4.根据权利要求1所述的存储器件，其中：所述第一开关包括p型金属氧化物半导体(PMOS)晶体管，并且所述第一屏蔽控制信号施加到该PMOS晶体管的栅极，并且所述第一屏蔽控制信号在初始驱动时段中维持逻辑低状态。5.根据权利要求4所述的存储器件，其中：该控制逻辑向该屏蔽电路提供第一内部控制信号，并且该第一内部控制信号在初始驱动时段内维持逻辑低状态，和该屏蔽电路包括：与非门逻辑，接收第一内部控制信号和第一控制信号，并生成第一输出信号；和第一反相器，生成通过反转来自该与非门逻辑的第一输出信号而获得的第二输出信号，并将该第二输出信号提供到第一开关作为第一屏蔽控制信号。6.根据权利要求5所述的存储器件，其中所述屏蔽电路进一步包括第二反相器，生成通过反转所述第二输出信号而获得的第三输出信号，并提供所述第三输出信号作为用于控制所述第二开关的第二控制信号。7.根据权利要求1所述的存储器件，其中所述控制逻辑进一步在所述存储器件的初始驱动期间生成用于控制所述第二开关的第二控制信号。8.根据权利要求1所述的存储器件，其中：所述第一开关和第二开关中的每一个包括p型金属氧化物半导体(PMOS)晶体管，并且该第一电源电压比该第二电源电压具有更高的电平，并且该第一电源电压作为所述第一开关和第二开关中的每一个的体电压施加。9.根据权利要求1所述的存储器件，其中：该存储器件从外部电源管理集成电路(PMIC)接收所述第一电源电压和第二电源电压，和在与第一电源电压相比的预定延迟之后，将第二电源电压提供到该存储器件。10.一种存储器件，根据低功率双倍数据速率(LPDDR)规范接收第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L，所述存储器件包括：第一动态电压和频率缩放(DVFS)开关，连接在传送第二高功率电压VDD2H的第一电源轨、和传送遵照DVFS功能的至少两个电源电压的第二电源轨之间；第二DVFS开关，连接在传送第二低功率电压VDD2L的第三电源轨和该第二电源轨之间；和屏蔽电路，接收用于在存储器件的初始驱动时段中控制第一DVFS开关的第一DVFS控制信号，屏蔽第一DVFS控制信号，并向第一DVFS开关提供用于在初始驱动时段中导通第一DVFS开关的第一屏蔽DVFS控制信号。11.根据权利要求10所述的存储器件，进一步包括控制逻辑，在所述存储器件的所述初始驱动时段中生成所述第一DVFS控制信号、和用于进行屏蔽处理所使用的第一内部控制信号。12.根据权利要求11所述的存储器件，其中：该第一DVFS开关包括第一金属氧化物半导体(MOS)晶体管，并且该第二DVFS开...

【专利技术属性】
技术研发人员：金荣华，吴台荣，张晋熏，河庆洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR