一种无电容耦合效应的真随机数发生器制造技术

本发明专利技术公开了一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元、两个结构相同的反相器、两个结构相同的D触发器、第一PMOS管、第二PMOS管、第一NMOS管、监测模块和后处理模块，每个反相器分别包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管；优点是可以消除电容耦合效应，具有较高的随机性。

【技术实现步骤摘要】
一种无电容耦合效应的真随机数发生器
本专利技术涉及一种真随机数发生器，尤其是涉及一种无电容耦合效应的真随机数发生器。
技术介绍
亚稳态真随机数发生器设计方法中，文献1(MathewSK,SrinivasanS,AndersMA,etal.2.4Gbps,7mWAll-DigitalPVT-VariationTolerantTrueRandomNumberGeneratorfor45nmCMOSHigh-PerformanceMicroprocessors[J].IEEEJournalofSolid-StateCircuits,2012,47(11):2807-2821.)采用如图1所示结构实现真随机数发生器。该真随机数发生器中，反相器inv0和反相器inv1组成双稳态电路；当时钟信号CLK＝0时，充电开关导通，电源VDD将电路中的节点a和节点b充电到高电平；当CLK＝1时，充电开关截止，节点a和节点b电压先回落到亚稳态电位(VDD/2)，然后在热噪声影响下随机输出高低电平。为了使电路在CLK＝1时能精确进入亚稳态，该真随机数发生器采用粗细两级负反馈调节结构：将反相器inv0和反相器i本文档来自技高网...

【技术保护点】
1.一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元和两个结构相同的反相器，所述的环路逻辑控制单元具有输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的环路控制逻辑单元的第一输出端用于输出第一个4位并行控制信号，所述的环路控制逻辑单元的第二输出端用于输出第二个4位并行控制信号，所述的环路控制逻辑单元的第三输出端用于输出第三个4位并行控制信号，所述的环路控制逻辑单元的第四输出端用于输出第四个4位并行控制信号，所述的反相器具有输入端、输出端、放电端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端和第八控制端，将两个所述的反相器分别称为第一反相...

【技术特征摘要】
1.一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元和两个结构相同的反相器，所述的环路逻辑控制单元具有输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的环路控制逻辑单元的第一输出端用于输出第一个4位并行控制信号，所述的环路控制逻辑单元的第二输出端用于输出第二个4位并行控制信号，所述的环路控制逻辑单元的第三输出端用于输出第三个4位并行控制信号，所述的环路控制逻辑单元的第四输出端用于输出第四个4位并行控制信号，所述的反相器具有输入端、输出端、放电端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端和第八控制端，将两个所述的反相器分别称为第一反相器和第二反相器，所述的第一反相器的第一控制端接入所述的第一个4位并行控制信号的第一位，所述的第一反相器的第二控制端接入所述的第一个4位并行控制信号的第二位，所述的第一反相器的第三控制端接入所述的第一个4位并行控制信号的第三位，所述的第一反相器的第四控制端接入所述的第一个4位并行控制信号的第四位，所述的第一反相器的第五控制端接入所述的第三个4位并行控制信号的第一位，所述的第一反相器的第六控制端接入所述的第三个4位并行控制信号的第二位，所述的第一反相器的第七控制端接入所述的第三个4位并行控制信号的第三位，所述的第一反相器的第八控制端接入所述的第三个4位并行控制信号的第四位，所述的第二反相器的第一控制端接入所述的第二个4位并行控制信号的第一位，所述的第二反相器的第二控制端接入所述的第二个4位并行控制信号的第二位，所述的第二反相器的第三控制端接入所述的第二个4位并行控制信号的第三位，所述的第二反相器的第四控制端接入所述的第二个4位并行控制信号的第四位，所述的第二反相器的第五控制端接入所述的第四个4位并行控制信号的第一位，所述的第二反相器的第六控制端接入所述的第四个4位并行控制信号的第二位，所述的第二反相器的第七控制端接入所述的第四个4位并行控制信号的第三位，所述的第二反相器的第八控制端接入所述的第四个4位并行控制信号的第四位，其特征在于所述的真随机数发生器还包括两个结构相同的D触发器、第一PMOS管、第二PMOS管、第一NMOS管、监测模块和后处理模块；所述的D触发器具有时钟端、输入端和输出端，所述的监测模块和所述的后处理模块分别具有输入端和输出端，将两个所述的D触发器分别称为第一D触发器和第二D触发器；所述的第一PMOS管的源极和所述的第二PMOS管的源极分别接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的真随机数发生器的第一时钟端，用于接入第一时钟信号，所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第一反相器的输入端和所述的第二反相器的输出端连接，所述的第一反相器的放电端、所述的第二反相器的放电端和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极接地，所述的第一D触发器的输入端为所述的真随机数发生器的输入端，所述的第一D触发器的时钟端和所述的第二D触发器的时钟端连接且其连接端为所述的真随机数发生器的第二时钟端，用于接入第二时钟信号，所述的第二时钟信号与所述的第一时钟信号的周期和幅值分别相同，所述的第二时钟信号的相位相对于所述的第一时钟信号滞后四分之一周期，所述的第二D触发器的输出端分别与所述的后处理模块的输入端和所述的监测模块的输入端连接，所述的监测模块的输出端和所述的环路逻辑控制单元的输入端连接，所述的第二D触发器的输出端生成原始随机序列，所述的监测模块周期性的采集原始随机序列中的4位数据，并分析计算采集的4位数据中0和1的概率，得到概率计算结果，然后将概率计算结果发送给所述的环路逻辑控制单元，所述的环路逻辑控制单元根据所述的监测模块发送的概率计算结果在其第一输出端、第二输出端、第三输出端和第四输出端生成对应的控制信号对所述的第一反相器和所述的第二反相器的驱动能力进行调节，所述的后处理模块对输入其内的原始随机序列进行按位异或处理后输出；每个所述的反相器分别包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管...

【专利技术属性】
技术研发人员：汪鹏君，方洪圳，李刚，李桢，
申请(专利权)人：温州大学，
类型：发明
国别省市：浙江,33