一种基于FPGA的随机脉冲发生器制造技术

本发明专利技术请求保护一种基于FPGA的随机脉冲发生器，其主要包括通用异步收发传输器模块、控制和命令解析单元、伪随机数发生器模块、判决模块、加权因子模块、高斯白噪声发生器模块；其中通用异步收发传输器模块用于接收来自上位机的控制信息，然后送给控制和命令解析单元进行命令的解析；所述控制和命令解析单元用于复位系统、设定内部参数及命令的解析；伪随机数发生器模块用于产生伪随机数序列；判决模块用于将控制和命令解析模块得到的门限值和伪随机数模块产生的数值判决输出0、1脉冲序列；加权因子模块用于产生加权因子；高斯白噪声发生器模块用于生成高斯白噪声；本发明专利技术结构简单、容易实现、集成度高、硬件消耗低、发生器参数灵活可设。

【技术实现步骤摘要】

本专利技术涉及一种随机脉冲生成装置，属于数字信息处理领域。具体讲的是一种基于FPGA生成随机脉冲噪声的装置。
技术介绍
近年来PLC快速发展，传输速率大幅提高，被称为宽带电力线通信(BroadbandoverPowerLine,BPL)，成为解决宽带网络瓶颈——“最后一公里”的新的接入技术。在能源信息化的大背景下，智能电网、物联网、能源互联网等一系列概念的提出，使PLC在能源计量和控制方面成为一种新的发展方向。比如自动抄表(AutomatedMeterReading,AMR)和自动化仪表管理(AutomatedMeterManagement,AMM)等技术已经在部分地区得到推广。宽带电力线通信中的噪声远比其他专用通信线路中的噪声复杂，是研究电力线通信的难点。电力线开放式信道环境下的宽带电力线噪声骚扰是影响其性能的最重要因素。目前电力线噪声主要研究理论建模，缺乏噪声硬件实现方法的研究较其他通信信道不同，电力线通信信道一个显著的特点是信道中的脉冲干扰大部分是由连接到电力线的用电设备所引起，这些用电设备在开关闭合和断开，以及在工作中都会引起大量的脉冲噪声。这些冲击噪声能严重干扰电力线信道中传输的数字信息，甚至能引起数据的突发性错误。MiddletonClass-A噪声频谱带宽比接收机带宽窄，不会在接收机前端产生瞬态响应。该模型的概率密度函数为：Pαm,σm2(z)=Σm=0∞αmp(z|m)---(1)]]>其中：σm2=σ2m/A+Γ1+Γ---(3)]]>PLC信道中,式(1)参数z是各种噪声的组合，包括高斯背景噪声、窄带干扰、同步冲击噪声和异步冲击噪声。式(3)中:表示特定状态的噪声方差。在文献中，该Class-A模型可以由条件高斯分布噪声序列表示。噪声样本是独立同分布的，每个时间样值是由随机噪声状态m决定。该噪声状态是从集合m∈(m＝0,1,2,3,...)中选择，且其服从泊松分布，使得在一个给定状态的概率等于式(4)。依据式(2)每个噪声样本都呈高斯分布，它的方差是由噪声状态m决定。因此从式(1)可以看出，Class-A噪声的概率密度函数仅仅是所有条件高斯的概率密度乘以与之对应状态出现概率的总和。式(3)中A是冲击指数，等于单位时间内接收的平均脉冲数与脉冲持续时间的乘积。冲击指数A决定了噪声可以任意接近高斯噪声和泊松过程。A越小，冲击性越强；A越大，噪声的统计特性越接近于高斯噪声(例如，当A＝10，Class-A脉冲噪声可以视作高斯噪声)。Γ是高斯噪声分量的平均功率与冲击噪声分量的平均功率比率，当Γ不等于0，m＝0就是高斯噪声分量。σ2是Class-A总噪声功率，且本文直接使用基于物理统计分析的MiddletonClass-A脉冲噪声模型建模脉冲噪声。该模型能很好的应用于电力线通信中的随机噪声的建模，因此被广泛采用。然而目前对MiddletonClass-A模型都只是理论和仿真，没有相关的软硬件设计实现。本文提出了基于FPGA的class-A噪声模拟器。为能在实验室环境下测试不同噪声下的宽带载波通信系统提供了方便。达到对宽带载波芯片的研发、选型、测试的目的。另外，本文使用的仿真工具是SystemGenerator，它是Xilinx公司的系统级建模工具，扩展MathWorks公司的MATLAB/Simulink平台，可以图形化实现信号处理系统的抽象算法，并将抽象算法转化成可靠的硬件实现。SystemGenerator提供了系统级设计能力，允许在相同的环境内进行软、硬件仿真、执行和验证，并不需要书写HDL代码，较传统RTL具有图形化操作，简单易用、丰富的模块直接调用，屏蔽了底层操作等优点，大幅度缩短了设计时间。SystemGenerator中BlackBox模块支持已有的VHDL，Verilog和EDIF程序，和其他的模块一样，参与仿真、编译到硬件。目前，基于SystemGenerator的设计方法已在复杂系统实现中展现了强大的潜能，必将成为未来主流的FPGA开发技术之一。
技术实现思路
本专利技术旨在解决以上现有技术的问题。提出了一种结构简单、容易实现、集成度高、硬件消耗低、发生器参数灵活可设的基于FPGA的随机脉冲发生器。本专利技术的技术方案如下：一种基于FPGA的随机脉冲发生器，其包括通用异步收发传输器模块、控制和命令解析单元、门限值模块、伪随机数发生器模块、判决模块、加权因子生成模块、高斯白噪声发生器模块及乘法器模块；其中所述通用异步收发传输器模块用于接收来自上位机的控制信息，然后送给控制和命令解析单元进行命令的解析；所述控制和命令解析单元用于复位系统、设定内部参数及命令的解析；伪随机数发生器模块用于产生伪随机数序列；判决模块是用于将设定的门限值模块(103)的门限值和伪随机数发生器模块产生的数值进行比较并判决；加权因子生成模块用于生成加权因子；高斯白噪声发生器模块用于生成高斯白噪声；乘法器模块用于加权因子和高斯白噪声的相乘，然后输出的即为随机脉冲噪声。进一步的，所述控制和命令解析单元通过控制线连接到门限值模块、伪随机数发生器模块和加权因子模块；伪随机数发生器模块和门限值模块分别通过数据线连接到判决模块，判决模块通过数据线连接到加权因子生成模块，加权因子生成模块和高斯白噪声发生器模块通过数据线连接到乘法器模块。进一步的，所述所述控制和命令解析单元用于复位系统、设定内部参数；内部参数参数包括伪随机数的初始种子、判决门限值、高斯噪声平均功率与脉冲噪声平均功率的比值、噪声总功率。进一步的，所述控制和命令解析单元还用于命令的解析，这些命令包括：修改伪随机数发生器的初始种子、更新判别门限的阈值、总噪声功率大小以及加权因子部分控制脉冲幅度的高斯噪声功率与脉冲噪声功率的比值。进一步的，所述伪随机数发生器模块为13位伪随机数发生器，采用线性同余法的算法产生，预设一个id＝0的初值，每个周期id加1，当计数器计数到满周期的时候，将id作为下一个周期的种子，这样就可以在每个周期都有不同的种子，从而将该随机数的周期延长至67108864，也即226。进一步的，所述加权因子生成模块采用泊松序列发生器产生泊松序列值，用除法器除以脉冲指数A，修改成为泊松序列值乘以常数1/A，SystemGenerator中的Constant模块可以在子系统的上层封装或者mdl文件打开时预加载所需参数进行自动输入变量。进一步的，所述高斯白噪声发生器是用Box-Muller算法和中心极限定理相结合的方法生成高斯白噪声。进一步的，所述伪随机数发生器模块先用伪随机数发生器产生一定范围内呈均匀分布的随机数，然后在输出的序列中加判别门限输出0、1序列，门限的大小依据伯努利试验中事件出现的概率设定；当判定小于门限时输出1，且门限较小时就可以认为序列中1的出现是小概率事件，产生呈均匀分布的随机数常采用线性同余法。本专利技术的优点及有益效果如下：本专利技术是一种基于FPGA的随机脉冲发生器及生成方法，填补了目前没有相关硬件实现Class-A脉冲噪声发生器的空白。本专利技术提供的脉冲噪声发生器结构简单、容易实现、集成度高、硬件消耗低、发生器参数灵活可设，能本文档来自技高网...

【技术保护点】
一种基于FPGA的随机脉冲发生器，其特征在于：包括通用异步收发传输器模块(101)、控制和命令解析单元(102)、伪随机数发生器模块(104)、判决模块(105)、加权因子生成模块(106)、高斯白噪声发生器模块(107)及乘法器模块(108)；其中所述通用异步收发传输器模块(101)用于接收来自上位机的控制信息，然后送给控制和命令解析单元(102)进行命令的解析；所述控制和命令解析单元(102)用于复位系统、设定内部参数及命令的解析；门限值模块(103)从控制和命令解析单元(102)获得门限值，从而控制脉冲强度；伪随机数发生器模块(104)用于产生伪随机数；判决模块(105)是用于将设定的门限值(103)和伪随机数发生器模块(104)产生的数值进行比较并判决；加权因子生成模块(106)用于生成加权因子；高斯白噪声发生器模块(107)用于生成高斯白噪声；乘法器模块(108)用于加权因子(106)和高斯白噪声(108)的相乘。

【技术特征摘要】
1.一种基于FPGA的随机脉冲发生器，其特征在于：包括通用异步收发传输器模块(101)、控制和命令解析单元(102)、伪随机数发生器模块(104)、判决模块(105)、加权因子生成模块(106)、高斯白噪声发生器模块(107)及乘法器模块(108)；其中所述通用异步收发传输器模块(101)用于接收来自上位机的控制信息，然后送给控制和命令解析单元(102)进行命令的解析；所述控制和命令解析单元(102)用于复位系统、设定内部参数及命令的解析；门限值模块(103)从控制和命令解析单元(102)获得门限值，从而控制脉冲强度；伪随机数发生器模块(104)用于产生伪随机数；判决模块(105)是用于将设定的门限值(103)和伪随机数发生器模块(104)产生的数值进行比较并判决；加权因子生成模块(106)用于生成加权因子；高斯白噪声发生器模块(107)用于生成高斯白噪声；乘法器模块(108)用于加权因子(106)和高斯白噪声(108)的相乘。2.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：所述控制和命令解析单元(102)通过控制线连接到门限值模块(103)、伪随机数发生器模块(104)和加权因子模块(104)；伪随机数发生器模块(104)和门限值模块(103)分别通过数据线连接到判决模块(105)，判决模块(105)通过数据线连接到加权因子生成模块(106)，加权因子生成模块(106)和高斯白噪声发生器模块(107)通过数据线连接到乘法器模块(108)。3.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：所述所述控制和命令解析单元(102)用于复位系统、设定内部参数；内部参数参数包括伪随机数的初始种子、判决门限值、高斯噪声平均功率与...

【专利技术属性】
技术研发人员：王毅，田富公，温慧安，王飞宏，丁力，邓子乔，龚航，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：重庆;50