复杂性低的伪正交码发生器制造技术

本发明专利技术涉及一种伪正交码发生器，通过实施使用组合电路而不使用只读存储器（ＲＯＭ）电路的伪正交码发生器，使得该伪正交码发生器不仅简化了整体配置，还具有快速的运算速度，并且通过减少门区域而减少其总体尺寸。本发明专利技术的伪正交码发生器由以下组件组成，或包括以下组件：将串行传输数据转换为９位并行数据的串并转换器；反复地从０计数到１５的４位计数器；和组合电路单元，其利用所述９位并行数据和所述４位计数器值顺序地生成１６位伪正交码，其中所述组合电路单元的运算由以下等式组成：并且，其中Ｃ（Ｉ）是所述９位并行数据的伪正交码，０≤Ｉ≤１５，ｂ０～ｂ９是所述并行数据，ｉ０～ｉ３是二进制化所述Ｉ得到的４位计数器值，Ｉ是１６位伪正交码的指示数。

【技术实现步骤摘要】

【技术保护点】
一种伪正交码发生器，包括：串并转换器，用于将串行传输数据转换成９位并行数据；４位计数器，用于反复地从０计数到１５；及组合电路单元，用于利用所述９位并行数据和所述４位计数器值顺序地生成１６位伪正交码，其中所述组合电路单元的运算由下述等式组成：ｃｂ０（Ⅰ）＝ｂ↓［０］⊕（ｉ↓［１］Λｂ↓［１］）⊕（ｉ↓［０］Λｂ↓［２］）ｃｂ↓［１］（Ⅰ）＝ｂ↓［３］⊕ｉ↓［２］⊕（ｉ↓［１］Λｂ↓［４］）⊕（ｉ↓［０］Λｂ↓［５］）ｃｂ２（Ⅰ）＝ｂ↓［６］⊕ｉ↓［３］⊕（ｉ↓［１］Λｂ↓［７］）⊕（ｉ↓［０］Λｂ↓［８］）ｃｂ３（Ⅰ）＝ｂ↓［０］⊕ｂ↓［３］⊕ｂ↓［６］⊕ｉ↓［３］⊕ｉ↓［２］⊕（ｉ↓［１］Λ（ｂ↓［１］⊕ｂ↓［４］⊕ｂ↓［７］））⊕（ｉ↓［０］Λ（ｂ↓［２］⊕ｂ↓［５］⊕ｂ↓［８］））Ｃ（Ⅰ）＝（－１）↑［（ｃｂ０（Ⅰ）⊕ｃｂ１（Ｉ）⊕ｃｂ２（Ⅰ）⊕ｃｂ３（Ｉ））｜（ｃｂ０（Ⅰ）Λｃｂ１（Ｉ））｜（ｃｂ２（Ｉ）Λｃｂ３（Ｉ））］，０≤Ⅰ≤１５并且，其中，Ｃ（Ｉ）是所述９位并行数据的伪正交码，０≤Ⅰ≤１５，ｂ０～ｂ９是所述并行数据，ｉ０～ｉ３是二进制化所述Ⅰ得到的４位计数器值，Ⅰ是１６位伪正交码的指示数。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：金容诚，徐京鹤，赵镇雄，李铉锡，权大吉，林容锡，
申请(专利权)人：电子部品研究院，
类型：发明
国别省市：KR[韩国]