本发明专利技术公开了一种低功耗的时间数字转换器及其PHV补偿方法，所述低功耗的时间数字转换器使时间数字的转换更加稳定可靠的同时，能够显著减少电路的功耗和面积。本发明专利技术同时提出了配合以上电路工作的TDC_Gain计算算法，并通过RTL电路实现。高速的TDC硬件电路与RTL算法电路相互协作，可以使整个TDC系统的测量误差小于一个TDC_LSB、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。
【技术实现步骤摘要】
一种低功耗的时间数字转换器及其PHV补偿方法
本专利技术涉及射频通信领域，尤其涉及一种低功耗的时间数字转换器及其PHV补偿方法。
技术介绍
时间数字转换器(TDC)广泛应用于全数字锁相环中(ADPLL)。在二十世纪初，几乎所有的频率综合器中都使用基于电荷泵锁相环的系统架构。最近几年随着集成电路的制造工艺不断更新，这种主要基于模拟电路的系统架构已经完全无法体现深亚微米CMOS工艺带来的巨大优势。为了缓解或解决电荷泵锁相环所面临的困难，TI公司早在2003年就已经研发出了能够完全替代电荷泵锁相环的全数字锁相环。在接下来的十几年里，尽管ADPLL技术不断发展成熟，但是其内部的关键电路-TDC仍然需要小心设计，且就目前而言，TDC电路消耗的面积和功耗仍然占据了整个芯片系统很大一部分。因此，研发低功耗、小面积的TDC电路成为该领域的一大热点。传统的TDC电路是利用反相器作为延时链对振荡器输出的高频信号CKV进行延时，使用外部基准时钟信号Fref对各级延时单元的输出信号进行采样。对于周期为n*Td(Td为单个延时单元的延时)振荡器输出信号，至少需要n个延时单元，即延时链需要完全覆盖整个CKV的周期。环形TDC能够显著减少延时链的长度，但是需要复杂的逻辑实现。另外，高频信号在经过延时链是会产生巨大的开关功耗。
技术实现思路
根据现有技术存在的问题，本专利技术公开了一种低功耗的时间数字转换器及其PHV补偿方法，其中低功耗的时间数字转换器具体包括：包括时间数字编码产生电路、CKR的产生电路、PHV_INT的计数电路和TDC_EN产生电路；所述时间数字编码产生电路中的Fref信号经过29个延时单元得到信号Frd<29∶1>，信号Frd<29∶1>依次作为29个SAFF的采样时钟对补偿时钟Phase0进行采样，得到时间数字转换器的编码输出TDC_Q0<29∶1>，使用Frd<15>作为SAFF的采样时钟对Phase90进行采样，得到TDC_Q90<15>信号；所述CKR的产生电路在工作状态下使用Phase0和Phase180分别对Frd<15>信号进行采样，再使用Phase0和Phase270分别对前级DFF的输出再采样，最后用Phase270作为时钟对两路信号再一次采样得到CKR的两路待选信号CKR0和CKR180，最后使用TDC_Q90<15>作为Mux的选择信号得到CKR信号。一种低功耗的时间数字转换器的PHV补偿方法，该方法包括TDC_Q0<29∶1>的译码逻辑和采用补偿值Frac∈[-0.5，0.5)的补偿机制，该补偿机制具体采用如下方式：S1：当TDC_Q0<15>＝0，有：●Tr1！＝15，则Tr1为准确值，此时补偿值Frac＝-Tr1*TDC_Gain；●Tr1＝15，此时使用Tr2近似计算补偿值Frac＝-0.5+Tr2*TDC_Gain；S2：当TDC_Q0<15>＝1，有：●Tf1！＝15，则Tf1为准确值，此时补偿值Frac＝Tf1*TDC_Gain；●Tf1＝15，此时使用Tf2近似计算补偿值Frac＝0.5-Tf2*TDC_Gain；如果在Frd<15>对Phase0和Phase90分别进行采样得到TDC_Q0<15>和TDC_Q90<15>的过程中有采样错误，该补偿机制也在后续处理中纠正错误得到正确的补偿结果，具体的错误情况及对应的纠正过程如下：M：若TDC_Q90<15>为0，则整数计数采样时钟CKR由CKR180产生，此时PHV计数不会增加1，且TDC_Q90<15>&TDC_Q0<15>＝0；若TDC_Q90<15>为1，则CKR由CKR0产生，此时PHV计数增加1，且TDC_Q90<15>&TDC_Q0<15>＝1，相减后结果与TDC_Q90<15>为0时一致；P：在Frd<15>的上升沿在补偿时钟Phase0的下降沿附近时：若TDC_Q0<15>为1，补偿值接近+0.5，TDC_Q90<15>&TDC_Q0<15>＝1；若TDC_Q0<15>为0，补偿值接近-0.5，TDC_Q90<15>&TDC_Q0<15>＝0，补偿结果与TDC_Q0<15>为1时一致。一种鲁棒性TDC_Gain的计算方法，包括以下步骤：S1：当TDC_Q0<15>＝0，有：●当Tr1小于Tr2时，Frd<15>距离右侧的上升沿较近，Tckv＝(Tr2+Tf1)*Tinv。若Tf2饱和(Tf2＝15)，则Tckv用(Tr2+Tr1)*Tinv*2近似。；●当Tr1大于Tr2时，Frd<15>距离左侧的上升沿较近，Tckv＝(Tr1+Tf1)*Tinv。若Tf1饱和(Tf1＝15)，则Tckv用(Tr2+Tr1)*Tinv*2近似；S2：当TDC_Q0<15>＝1，有：●当Tf1小于Tf2时，Frd<15>距离左侧的上升沿较近，Tckv＝(Tr2+Tf1)*Tinv。若Tr2饱和(Tr2＝15)，则Tckv用(Tf2+Tf1)*Tinv*2近似。●当Tf1大于Tf2时，Frd<15>距离右侧的上升沿较近，Tckv＝(Tr1+Tf1)*Tinv。若Tr1饱和(Tr1＝15)，则Tckv用(Tf2+Tf1)*Tinv*2近似。由于采用了上述技术方案，本专利技术公开了一种低功耗的时间数字转换器、同时提出了配合以上电路工作的、具有极强鲁棒性和稳定性的PHV补偿算法和TDC_Gain计算算法，并通过RTL电路实现。高速的TDC硬件电路与RTL算法电路相互协作，可以使整个TDC系统的测量误差小于一个TDC_LSB、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为TDC延时链与TDC_Q产生电路实现图；图2为带Enable信号的SAFF原理图；图3为CKR产生逻辑电路图；图4为CKR产生时序图；图5为PHV整数计数电路示意图；图6为TDC_Q0<29∶1>译码示意图；图7为TDC_EN信号产生逻辑图；图8TT/27℃Corner不同CKV频率下TDC本文档来自技高网...
【技术保护点】
1.一种低功耗的时间数字转换器，其特征在于：包括时间数字编码产生电路、CKR的产生电路、PHV_INT的计数电路和TDC_EN产生电路；所述时间数字编码产生电路中的Fref信号经过29个延时单元得到信号Frd
【技术特征摘要】
1.一种低功耗的时间数字转换器，其特征在于：包括时间数字编码产生电路、CKR的产生电路、PHV_INT的计数电路和TDC_EN产生电路；所述时间数字编码产生电路中的Fref信号经过29个延时单元得到信号Frd<29∶1>，信号Frd<29∶1>依次作为29个SAFF的采样时钟对补偿时钟Phase0进行采样，得到时间数字转换器的编码输出TDC_Q0<29∶1>，使用Frd<15>作为SAFF的采样时钟对Phase90进行采样，得到TDC_Q90<15>信号；所述CKR的产生电路在工作状态下使用Phase0和Phase180分别对Frd<15>信号进行采样，再使用Phase0和Phase270分别对前级DFF的输出再采样，最后用Phase270作为时钟对两路信号再一次采样得到CKR的两路待选信号CKRO和CKR180，最后使用TDC_Q90<15>作为Mux的选择信号得到CKR信号。2.一种如权利要求1所述的低功耗的时间数字转换器的PHV补偿方法，其特征在于：该方法包括TDC_Q0<29∶1>的译码逻辑和采用补偿值Frac∈[-0.5，0.5)的补偿机制，该补偿机制具体采用如下方式：S1：当TDC_Q0<15>＝0，有：Tr1！＝15，则Tr1为准确值，此时补偿值Frac＝-Tr1*TDC_Gain；Tr1＝15，此时使用Tr2近似计算补偿值Frac＝-0.5+Tr2*TDC_Gain；S2：当TDC_Q0<15>＝1，有：Tf1！＝15，则Tf1为准确值，此时补偿值Frac＝Tf1*TDC_Gain；Tf1＝15，此时使用Tf2近似计算补偿值Frac＝0.5-Tf2*TDC_Gain；如果在Frd<15>对Phase0和Phase90分别进行采样得到TDC_Q0<15>和TDC_Q90<15>的过程中有采样错误，该补偿机制也在后续处理中纠正错误得到正确的补偿结果，具体的错误情况及对...
【专利技术属性】
技术研发人员：王骄，游川，
申请(专利权)人：东北大学，
类型：发明
国别省市：辽宁,21
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