偏斜控制电路和包括该偏斜控制电路的接口电路制造技术

偏斜控制电路和包括该偏斜控制电路的接口电路。一种数据接口电路包括：第一锁存器，该第一锁存器与第一数据信号对应，并且适于基于数据选通信号的跳变来输出第一数据；第二锁存器，该第二锁存器与第二数据信号对应，并且适于基于所述数据选通信号的跳变来输出第二数据；以及偏斜控制电路，该偏斜控制电路适于将所述第一数据信号延迟达预定时间，将经延迟的第一数据信号施加到所述第一锁存器，基于所述第一数据信号和所述第二数据信号的比较结果来控制经延迟的第一数据信号并且将受控制的经延迟的第一数据信号施加到所述第二锁存器。

Deflection control circuit and interface circuit including the deflection control circuit

The skew control circuit and the interface circuit including the skew control circuit are provided. A data interface circuit includes a first latch which corresponds to the first data signal and is suitable for outputting the first data based on the hopping of the data selector signal; a second latch, which corresponds to the second data signal and is suitable for outputting the second data based on the hopping of the data selector signal; and a skew control circuit, which skew control. The system circuit is suitable for delaying the first data signal to a predetermined time, applying the delayed first data signal to the first latch, controlling the delayed first data signal based on the comparison results of the first data signal and the second data signal, and applying the controlled delayed first data signal to the second latch.

【技术实现步骤摘要】
偏斜控制电路和包括该偏斜控制电路的接口电路
本公开的示例性实施方式涉及偏斜控制电路和包括该偏斜控制电路的接口电路。
技术介绍
诸如计算机、移动电话和存储装置这样的电子装置可以包括其中集成有各种元件或电路的集成电路(IC)。每个集成电路可与至少一个外部电路或装置联接，并且可包括用于通过接口与此外部电路或装置连接的组件。例如，诸如存储装置这样的外围装置可以与存储控制器联接，以配置存储系统。通常，在存储系统中，可在存储装置和存储控制器之间发送和接收诸如数据、地址和命令这样的各种信号。在存储系统中，数据路径和时钟路径之间可能出现不匹配(或偏斜)。特别地，在诸如双倍数据速率5(DDR5)动态随机存取存储器(DRAM)这样的高速操作的存储系统中，数据信号和数据选通信号之间可能出现偏斜。在此偏斜超出可允许的范围的情况下，在发送和接收数据时可能出现错误。因此，当数据的读操作或写操作被错误地执行时，存储系统的性能会劣化。
技术实现思路
各个实施方式涉及用于消除存储系统中的数据信号与数据选通信号之间的偏斜的电路。在一实施方式中，一种数据接口电路可以包括：第一锁存器，该第一锁存器与第一数据信号对应，并且适于基于数据选通信号的跳变(toggling)来输出第一数据；第二锁存器，该第二锁存器与第二数据信号对应，并且适于基于所述数据选通信号的跳变来输出第二数据；以及偏斜控制电路，该偏斜控制电路适于将所述第一数据信号延迟达预定时间，将经延迟的第一数据信号施加到所述第一锁存器，基于所述第一数据信号和所述第二数据信号的比较结果来控制经延迟的第一数据信号并且将受控制的经延迟的第一数据信号施加到所述第二锁存器。在一实施方式中，一种数据接口电路可以包括：第一锁存器，该第一锁存器与第一数据信号对应，并且适于基于数据选通信号的跳变来输出第一数据；第二锁存器，该第二锁存器与第二数据信号对应，并且适于基于所述数据选通信号的跳变来输出第二数据；第三锁存器，该第三锁存器与第三数据信号对应，并且适于基于所述数据选通信号的跳变来输出第三数据；第四锁存器，该第四锁存器与第四数据信号对应，并且适于基于所述数据选通信号的跳变来输出第四数据；以及偏斜控制电路，该偏斜控制电路适于将所述第一数据信号延迟达预定时间，将经延迟的第一数据信号施加到所述第一锁存器，基于所述第一数据信号和所述第二数据信号的比较结果来控制经延迟的第一数据信号并且将受控制的经延迟的第一数据信号施加到所述第二锁存器、所述第三锁存器和所述第四锁存器。附图说明图1A和图1B是例示数据处理系统的图。图2是例示存储控制器的图。图3是例示存储装置的图。图4是例示数据接口电路的配置的框图。图5是例示数据接口电路的图。图6是例示图5中示出的数据接口电路的操作定时的图。图7是例示根据本公开的实施方式的数据接口电路的配置的图。图8是例示根据本公开的另一实施方式的数据接口电路的配置的图。图9是例示图8中示出的数据接口电路的操作定时的图。具体实施方式下面将参照附图更详细地描述各个实施方式。然而，本专利技术可以按照不同的方式来实施并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底和完全的，并且将把本专利技术的范围充分地传达给本领域的技术人员。在整个本公开中，在本专利技术的各个附图和实施方式中，相似的附图标记表示相似的部分。应该理解，虽然在本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本方面的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。还将要理解，当一个元件被称为“连接到”或“联接到”另一元件时，它可直接位于所述另一元件上，连接到或联接到所述另一元件，或者可以存在一个或更多个中间元件。另外，还将要理解，当一个元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。本文中使用的术语只是出于描述特定实施方式的目的，而不旨在是限制本专利技术。还将要理解，术语“包括”、“包括有”、“包含”、“包含有”当在本说明书中使用时，指明存在所述元件，而不排除存在或添加一个或更多个其它元件。如本文中使用的，术语“和/或”包括一个或更多个关联的所列的项的任何和全部组合。下文中，将参照附图详细地描述本专利技术的各个实施方式。图1A和图1B是例示数据处理系统10的图。参照图1A，数据处理系统10可以包括主机20和外围装置30。外围装置30从主机20接收命令CMD(或请求)，并且根据接收到的命令CMD与主机20交换数据DATA。例如，主机20可以是计算机、服务器、智能手机等，外围装置30可以是移动或存储产品。参照图1B，图1A中示出的外围装置30可以由存储系统35来实施。也就是说，数据处理系统10可以包括主机20和存储系统35。主机20可以包括诸如移动电话、MP3播放器和膝上型计算机这样的便携式电子装置或者诸如台式计算机、游戏控制台、TV和投影仪这样的电子装置。存储系统35可以响应于来自主机20的命令CMD而被访问。换句话说，存储系统35可以被用作主机20的主存储装置或辅助存储装置。存储系统35可以包括存储控制器100和存储装置200。存储控制器100可以响应于来自主机20的命令CMD而执行对对应的存储装置200的访问操作。例如，存储控制器100响应于来自主机20的写命令而将来自主机20的数据写入存储装置200中。又如，存储控制器100响应于来自主机20的读命令而读取存储在存储装置200中的数据并且将所读取的数据传送到主机20。在各个实施方式中，存储装置200可以是诸如动态随机存取存储器(DRAM)或静态RAM(SRAM)这样的易失性存储装置。在其它实施方式中，存储装置200可以是诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)或闪存存储器这样的非易失性存储装置。图2是例示存储控制器的图。例如，图2是示出图1B中示出的存储控制器100的配置的图。参照图2，存储控制器100可以包括主机接口电路110、处理器120、纠错码(ECC)电路130、电源管理单元(PMU)140、存储接口电路150和存储器160。主机接口电路110可以处理从主机20接收到的命令和数据。主机接口电路110可以被配置为使得存储控制器100通过各种接口协议当中的至少一种与主机20通信。ECC电路130可以检测并纠正从存储装置(例如，图1B中示出的存储装置200)读取的数据中包含的错误。PMU140可以向包括在存储控制器100中的组件提供电力，并且可以管理提供给它们的电力。存储接口电路150可以执行存储控制器100和存储装置200之间的接口连接。存储接口电路150可以是NAND闪存控制器(NFC)。详细地，存储接口电路150可以在处理器120的控制下处理存储控制器100和存储装置200之间的命令和数据。例如，存储接口电路150可以响应于来自主机20的写命令而将来自主机20的写入数据传送到存储装置200，使本文档来自技高网...

【技术保护点】
1.一种数据接口电路，该数据接口电路包括：第一锁存器，该第一锁存器与第一数据信号对应，并且适于基于数据选通信号的跳变来输出第一数据；第二锁存器，该第二锁存器与第二数据信号对应，并且适于基于所述数据选通信号的跳变来输出第二数据；以及偏斜控制电路，该偏斜控制电路适于将所述第一数据信号延迟达预定时间，将经延迟的第一数据信号施加到所述第一锁存器，基于所述第一数据信号和所述第二数据信号的比较结果来控制经延迟的第一数据信号并且将受控制的经延迟的第一数据信号施加到所述第二锁存器。

【技术特征摘要】
2017.06.29 US 62/526,716;2017.12.19 US 15/847,5581.一种数据接口电路，该数据接口电路包括：第一锁存器，该第一锁存器与第一数据信号对应，并且适于基于数据选通信号的跳变来输出第一数据；第二锁存器，该第二锁存器与第二数据信号对应，并且适于基于所述数据选通信号的跳变来输出第二数据；以及偏斜控制电路，该偏斜控制电路适于将所述第一数据信号延迟达预定时间，将经延迟的第一数据信号施加到所述第一锁存器，基于所述第一数据信号和所述第二数据信号的比较结果来控制经延迟的第一数据信号并且将受控制的经延迟的第一数据信号施加到所述第二锁存器。2.根据权利要求1所述的数据接口电路，其中，所述偏斜控制电路包括：延迟电路，该延迟电路适于将所述第一数据信号延迟达所述预定时间，使得所述数据选通信号的边缘处于所述第一数据信号的窗口的中心部分处，并且输出经延迟的第一数据信号；以及第一驱动器，该第一驱动器适于根据经延迟的第一数据信号来驱动所述第一锁存器。3.根据权利要求2所述的数据接口电路，其中，所述偏斜控制电路还包括：极性检查电路，该极性检查电路适于检查所述第二数据信号与所述第一数据信号的极性比较，并且输出检查结果；以及第二驱动器，该第二驱动器适于根据所述检查结果来修改经延迟的第一数据信号，并且根据作为受控制的经延迟的第一数据信号的修改后的经延迟的第一数据信号来驱动所述第二锁存器。4.根据权利要求1所述的数据接口电路，该数据接口电路还包括：第一数据缓冲器，该第一数据缓冲器适于缓冲所述第一数据信号，并且将缓冲后的第一数据信号施加到所述偏斜控制电路；第二数据缓冲器，该第二数据缓冲器适于缓冲所述第二数据信号，并且将缓冲后的第二数据信号施加到所述偏斜控制电路；以及数据选通缓冲器，该数据选通缓冲器适于缓冲所述数据选通信号，并且将缓冲后的数据选通信号施加到所述第一锁存器。5.根据权利要求4所述的数据接口电路，其中，所述第一数据缓冲器设置在距所述数据选通缓冲器最短的距离处。6.根据权利要求4所述的数据接口电路，其中，所述第一数据信号和所述第二数据信号包括从存储单元阵列读取的数据，并且其中，所述第一数据和所述第二数据包括要传输到存储控制器的数据。7.根据权利要求4所述的数据接口电路，其中，所述第一数据信号和所述第二数据信号包括从存储控制器接收的数据，并且其中，所述第一数据和所述第二数据包括要写入存储装置中的数据。8.一种数据接口电路，该数据接口电路包括：第一锁存器，该第一锁存器与第一数据信号对应，并且适于基于数据选通信号的跳变来输出第一数据；第二锁存器，该第二锁存器与第二数据信号对应，并且适于基于所述数据选通信号的跳变来输出第二数据；第三锁存器，该第三锁存器与第三数...

【专利技术属性】
技术研发人员：金宰兴，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR