移位寄存器单元及其驱动方法、栅极驱动电路、显示装置制造方法及图纸

本发明专利技术提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，用于改善因漏电导致上拉节点的电位降低，造成信号输出端输出的栅极扫描信号拖尾的问题。移位寄存器单元，包括：第一输入子电路，用于在第一信号输入端的控制下，将第一信号输入端的信号传输至上拉节点；第二输入子电路，用于在第二信号输入端的控制下，将第一信号输入端的信号传输至上拉节点；第一输出子电路，用于在上拉节点的控制下，将第一时钟信号端的信号传输至第一信号输出端；第二输出子电路，用于在上拉节点的控制下，将第二时钟信号端的信号传输至第二信号输出端。

【技术实现步骤摘要】
移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
本专利技术涉及显示
，尤其涉及移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
技术介绍
近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(GateDriveronArray，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器单元也称GOA单元。现有技术中，在高尺寸高分辨率产品中，为了确保像素充电率，移位寄存器单元需要使用更高的驱动电压。高电压驱动VGH时，由于移位寄存器单元内部上拉节点的电压有两次升高，电压将达到近两倍VGH。为上拉节点放电的薄膜晶体管的源漏电压将大幅度增加，在VGH大于30V时，源漏电压可达到70V以上。此时，薄膜晶体管会存在明显的漏电现象，使得上拉节点的电压无法保持。如图1中的(a)所示，上拉节点的电压决定了信号输出端的充放电速度，而在信号输出端输出栅极扫描信号的过程中，上拉节点的电压如果不能保持，如图1中的(b)所示，信号输出端下降沿时对应的上拉节点的电压变低，会影响信号输出端的放电速度，即影响输出波形，造成信号输出端输出的栅极扫描信号拖尾(delay)，导致显示不良。
技术实现思路
本专利技术的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于改善因漏电导致上拉节点的电位降低，造成信号输出端输出的栅极扫描信号拖尾，导致显示不良的问题。为达到上述目的，本专利技术的实施例采用如下技术方案：第一方面，提供一种移位寄存器单元，包括：第一输入子电路、第二输入子电路、第一输出子电路以及第二输出子电路；所述第一输入子电路，连接第一信号输入端以及上拉节点，用于在所述第一信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第二输入子电路，连接第二信号输入端、所述第一信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第一输出子电路，连接所述上拉节点、第一时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的信号传输至所述第一信号输出端；所述第二输出子电路，连接所述上拉节点、第二时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的信号传输至所述第二信号输出端。可选的，所述移位寄存器单元还包括复位子电路，所述复位子电路连接复位信号端、所述第一信号输入端以及所述上拉节点，用于在所述复位信号端的控制下，将所述第一信号输入端的信号传输至所述上拉节点。可选的，所述移位寄存器单元还包括第一降噪子电路；所述第一降噪子电路，连接第一下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第一下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。可选的，所述移位寄存器单元还包括第二降噪子电路；所述第二降噪子电路，连接第二下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第二下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。可选的，所述移位寄存器单元还包括第一下拉控制子电路、第一下拉子电路和第二下拉子电路；；所述第一下拉控制子电路，连接所述上拉节点、第一电压端、第二电压端以及第一下拉节点，用于对所述第一下拉节点的电平进行控制。所述第一下拉子电路，连接第一下拉节点、所述第一信号输出端以及第三电压端，用于在所述第一下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；所述第二下拉子电路，连接所述第一下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。可选的，所述移位寄存器单元还包括第二下拉控制子电路、第三下拉子电路和第四下拉子电路；所述第二下拉控制子电路，连接所述上拉节点、第四电压端、所述第二电压端以及第二下拉节点，用于对所述第二下拉节点的电平进行控制。所述第三下拉子电路，连接第二下拉节点、所述第一信号输出端以及第三电压端，用于在所述第二下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；所述第四下拉子电路，连接所述第二下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。可选的，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的第一极连接所述第一信号输入端，所述第一晶体管的第二极连接所述上拉节点；所述第二输入子电路包括第二晶体管，所述第二晶体管的栅极连接所述第二信号输入端，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接所述第一信号输入端；所述第一输出子电路包括第三晶体管和存储电容，所述第三晶体管的栅极连接所述上拉节点，所述第三晶体管的第一极连接所述第一时钟信号端，所述第三晶体管的第二极连接所述第一信号输出端；所述存储电容的第一端连接所述上拉节点和所述第三晶体管的栅极，所述存储电容的第二端连接所述第三晶体管的第二极和所述第一信号输出端；所述第二输出子电路包括第四晶体管，所述第四晶体管的栅极连接所述上拉节点和所述存储电容的第一端，所述第四晶体管的第一极连接所述第二时钟信号端，所述第四晶体管的第二极连接所述第二信号输出端。可选的，所述复位子电路包括第五晶体管；所述第五晶体管的栅极连接所述复位信号端，所述第五晶体管的第一极连接所述上拉节点，所述第五晶体管的第二极连接所述第一信号输入端。可选的，所述第一降噪子电路包括第六晶体管；所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第一信号输入端。可选的，所述第二降噪子电路包括第七晶体管；所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一信号输入端。可选的，所述第一下拉控制子电路包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管；所述第八晶体管的栅极连接所述第一电压端，所述第八晶体管的第一极连接所述第一电压端，所述第八晶体管的第二极连接所述第九晶体管的栅极和所述第十晶体管的第一极；所述第九晶体管的栅极还连接所述第十晶体管的第一极，所述第九晶体管的第一极连接所述第一电压端，所述第九晶体管的第二极连接所述第一下拉节点；所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端；所述第十一晶体管的栅极连接所述上拉节点，所述第十一晶体管的第一极连接所述第一下拉节点，所述十一晶体管的第二极连接所述第二电压端；所述第一下拉子电路包括第十二晶体管，所述第二下拉子电路包括第十三晶体管；所述第十二晶体管的栅极连接所述第一下拉节点，所述第十二晶体管的第一极连接所述第一信号输出端，所述第十二晶体管的第二极连接所述第三电压端；所述第十三晶体管的栅极连接所述第一下拉节点，所述第十三晶体管的第一极连接所述第二信号输出端，所本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括：第一输入子电路、第二输入子电路、第一输出子电路以及第二输出子电路；所述第一输入子电路，连接第一信号输入端以及上拉节点，用于在所述第一信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第二输入子电路，连接第二信号输入端、所述第一信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第一输出子电路，连接所述上拉节点、第一时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的信号传输至所述第一信号输出端；所述第二输出子电路，连接所述上拉节点、第二时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的信号传输至所述第二信号输出端。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：第一输入子电路、第二输入子电路、第一输出子电路以及第二输出子电路；所述第一输入子电路，连接第一信号输入端以及上拉节点，用于在所述第一信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第二输入子电路，连接第二信号输入端、所述第一信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第一输出子电路，连接所述上拉节点、第一时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的信号传输至所述第一信号输出端；所述第二输出子电路，连接所述上拉节点、第二时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的信号传输至所述第二信号输出端。2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括复位子电路，所述复位子电路连接复位信号端、所述第一信号输入端以及所述上拉节点，用于在所述复位信号端的控制下，将所述第一信号输入端的信号传输至所述上拉节点。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一降噪子电路；所述第一降噪子电路，连接第一下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第一下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。4.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二降噪子电路；所述第二降噪子电路，连接第二下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第二下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一下拉控制子电路、第一下拉子电路和第二下拉子电路；所述第一下拉控制子电路，连接所述上拉节点、第一电压端、第二电压端以及第一下拉节点，用于对所述第一下拉节点的电平进行控制；所述第一下拉子电路，连接第一下拉节点、所述第一信号输出端以及第三电压端，用于在所述第一下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；所述第二下拉子电路，连接所述第一下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。6.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二下拉控制子电路、第三下拉子电路和第四下拉子电路；所述第二下拉控制子电路，连接所述上拉节点、第四电压端、所述第二电压端以及第二下拉节点，用于对所述第二下拉节点的电平进行控制；所述第三下拉子电路，连接第二下拉节点、所述第一信号输出端以及第三电压端，用于在所述第二下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；所述第四下拉子电路，连接所述第二下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的第一极连接所述第一信号输入端，所述第一晶体管的第二极连接所述上拉节点；所述第二输入子电路包括第二晶体管，所述第二晶体管的栅极连接所述第二信号输入端，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接所述第一信号输入端；所述第一输出子电路包括第三晶体管和存储电容，所述第三晶体管的栅极连接所述上拉节点，所述第三晶体管的第一极连接所述第一时钟信号端，所述第三晶体管的第二极连接所述第一信号输出端；所述存储电容的第一端连接所述上拉节点和所述第三晶体管的栅极，所述存储电容的第二端连接所述第三晶体管的第二极和所述第一信号输出端；所述第二输出子电路包括第四晶体管，所述第四晶体管的栅极连接所述上拉节点和所述存储电容的第一端，所述第四晶体管的第一极连接所述第二时钟信号端，所述第四晶体管的第二极连接所述第二信号输出端。8.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位子电路包括第五晶体管；所述第五晶体管的栅极连接所述复位信号端，所述第五晶体管的第一极连接所述上拉节点，所述第五晶体管的第二极连接所述第一信号输入端。9.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一降噪子电路包括第六晶体管；所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第一信号输入端。10.根据权利要求4所述的移位寄存器单元，其特征在于，所述第二降噪子电路包括第七晶体管；所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一信号输入端。11.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一下拉控制...

【专利技术属性】
技术研发人员：韩明夫，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11