增强型FET栅极驱动器集成电路制造技术

一种完全集成的GaN驱动器，包括数字逻辑信号反相器、电平转换器电路、UVLO电路、输出缓冲级以及(可选地)待驱动的FET，其均被集成在单个封装中。电平转换器电路将输入处的接地参考0‑5V数字信号转换为输出处的0‑10V数字信号。输出驱动电路包括与低侧GaN FET相比反相的高侧GaN FET。反相的高侧GaN FET允许开关操作，而不是源极跟随器拓扑，从而提供数字电压以控制由电路驱动的主FET。

【技术实现步骤摘要】
【国外来华专利技术】增强型FET栅极驱动器集成电路
本专利技术涉及栅极驱动器，更具体地，涉及用于驱动低侧增强型氮化镓(GaN)FET的集成电路。
技术介绍
最近已引入高功率GaN晶体管作为硅基晶体管的替代品。由于氮化镓具有高电子迁移率和高击穿场，导致具有低导通电阻、快速切换和更高的工作温度，因此GaN具有优于硅基器件的优异性能。正常截止增强型GaN晶体管是优选的，因为它们是快速的(多数载流子，与耗尽型不同)，没有反相恢复(QRR)并且比耗尽型器件消耗更少的功率。用于增强型GaN晶体管的栅极驱动器可从德州仪器(TexasInstruments)获得，例如LM5114低侧栅极驱动器。然而，LM5114本身是采用与GaN不兼容的硅工艺制造的。这防止了待驱动的增强型GaN晶体管的单片集成。这两种芯片解决方案不允许尽可能低的栅极回路电感，并且因此无法与完全单片集成解决方案的性能相媲美。与增强型GaN晶体管集成在一起的栅极驱动器必然具有低得多的传播延迟，将消耗更少的功率，并且将允许非常短的导通持续时间。美国专利No.9,525,413提出了一种集成解决方案，即具有单片集成GaN驱动器的增强型GaN晶体管，其包括以半桥配置的两个较小增强型GaN晶体管。半桥的高侧GaN晶体管向GaN晶体管的栅极提供栅极驱动电压，并且低侧GaN晶体管将GaN开关的栅极钳位到源极。该解决方案需要分立的双电压预驱动器。由于上述原因，将增强型GaN晶体管与完整的栅极驱动器集成在单个集成封装中将是有利的。特别地，需要提供一种完全集成的GaN驱动器，它可以采用5V单电源供电，其功耗低、对占空比和频率没有严重限制、具有快速转换、低传播时间，并且具有上拉和下拉电阻与其驱动的FET匹配，并包括UVLO电路。
技术实现思路
本专利技术通过提供具有上述特征的完全集成的GaN驱动器来实现上述目标，其可以支持低至10ns的脉冲。这种低脉冲能力为超高频率转换器>10MHz以及高压降比转换器(例如48V至1V或更低)打开大门。更具体地，本专利技术提供一种完全集成的GaN驱动器，包括数字逻辑信号反相器、电平转换器电路、UVLO电路、输出缓冲级以及(可选地)待驱动的FET，所有这些都被集成在单个封装或芯片中。输出驱动电路包括与低侧GaNFET相比反相的高侧GaNFET。反相的高侧GaNFET允许开关操作，而不是源极跟随器拓扑，从而提供数字电压以控制由电路驱动的主FET。本专利技术的完全集成的GaN栅极驱动器还包括新颖的低电压“电平转换器”和“电流放大器”。输入为接地参考0-5V数字信号，输出为0-10V数字信号。该信号对于上面讨论的反相输出驱动级是有用的。当结合附图阅读以下描述时，本专利技术的其他特征和优点对于本领域技术人员将变得显而易见。附图说明图1是本专利技术的数字逻辑信号反相器的优选实施例的示意图。图2是本专利技术的电平转换器的优选实施例的示意图。图3是栅极驱动器的输出缓冲级。图4是两输入NAND逻辑的实现。图5是两输入NOR逻辑的实现。图6是两输入OR逻辑的实现。图7是两输入AND逻辑的实现。图8是完整的独立栅极驱动器的电路。图9是完整的栅极驱动器的电路，其中待驱动的主FET与驱动器集成在一起。图10示出了基本电压参考电路，其仅包含N型增强型GaNFET。图11示出了本专利技术的基本欠压锁定(UVLO)电路。图12示出了包括上述ULVO电路的本专利技术的栅极驱动器，其与主FET集成在一起。图13示出了包括同步自举电源FET电路的本专利技术的主栅极驱动器(没有UVLO)。图14示出了本专利技术的完整的栅极驱动器，其结合了所有先前描述的特征，包括UVLO，集成同步自举FET、主驱动器和主FET。图15示出了比较器/UVLO电路的替代实施例。详细描述在以下详细描述中，参考了本专利技术的示例性实施例。以足够的细节描述示例性实施例以使得本领域技术人员能够实践它们。应该理解，可以采用其他实施例，并且可以进行各种结构、逻辑和电气变化。栅极驱动器的基本构建块是逻辑反相器、信号电平转换器和输出驱动级。如果源电压下降到低于预定阈值，则还需要欠压锁定(UVLO)电路来截止栅极驱动器。图1是本专利技术的数字逻辑信号反相器的优选实施例的示意图。在GaN中，电源电压为5V，因此逻辑高电平为5V，逻辑低电平为0V。本专利技术的反相器类似于标准NMOS逻辑反相器，但有一些明显的例外：(a)晶体管4(Q2；WG＝10μm)是增强型GaN晶体管，而不是NMOS中典型的耗尽型器件，(b)因为没有使用耗尽型器件，添加晶体管2(Q1；WG＝20μm)，也是增强型GaN晶体管，以对晶体管4(Q2)的栅极充电，从而使其保持导通。晶体管6(Q3；WG＝120μm)也是增强型GaN晶体管-晶体管6(Q3)的导通电阻比Q2的导通电阻低六倍。本专利技术的逻辑反相器通过使用晶体管2(Q1)作为自举二极管(栅极短路到源极)与晶体管4(Q2)的CGS一起工作，这使得更快的转换。当晶体管6(Q3)导通时，二极管将晶体管4(Q2)的栅极(CGS)和电容器8(C4＝0.2pF)充电至接近5V，即输入(A输入)逻辑为1(5V)，因此晶体管4(Q2)始终导通并导通电流。这允许快速电压上升。晶体管4(Q2)消耗集成电路上的大部分功率。由于晶体管6(Q3)的漏极也连接到输出端(Y输出)，因此输出将接近0V，从而使输入反相。在该模式中，作为大FET的晶体管6(Q3)将晶体管4(Q2)拉出饱和状态，从而具有流过它的电流。当输入信号变为0V时，需要该电流将输出拉高，再次使逻辑输入反相。电容器8(C4)用于高于晶体管4(Q2)的CGS提供的额外存储，从而增加了电路“保持”逻辑高输出的时间。本专利技术的逻辑反相器的主要优点是仅使用N型增强型的FET。图2是本专利技术的电平转换器(levelshifter)的优选实施例的示意图。电平转换器的主要功能是仅将逻辑高电平的输入的电压幅度(A输入)增加一倍。0V的逻辑低输入保持为0V。该电路使用两个输入，其中第二输入只是A输入的反相版本。这可以使用前面描述的反相器来完成。本专利技术的电平转换器以与反相器电路基本相同的方式工作并加上一些修改。它包括两个级：(1)电源电压电平转换器晶体管10(Q4)和12(Q5)；以及(2)由晶体管14(Q6)、16(Q7)和18(Q8)组成的反相器和高压缓冲级。第二级的工作方式与逻辑反相器相同，但当输出为高电平(Y输出)时，其电源电压为10V而不是5V(晶体管16(Q7)的漏极)，当输出为低电压时，其电源电压为5V(其中它的操作方式与反相器完全相同)。第一级用作自举电源，其中电容器20(C1＝5pF)两端的电压将反相输入信号的电平从0V和5V之间转换到5V和10V之间。晶体管10(Q4)充当二极管，这种情况允许晶体管12(Q5)的栅极两端在0V(截止)和5V(导通)转换。当A输入为低电平时，电容器22(C2＝50pF)被充电，当晶体管12(Q5)通过C1被导通时电容器22也被充电。晶体管10(Q4；WG＝10μm)、12(Q5；WG＝50μm)、14(Q6；WG＝10μm)、16(Q7；WG＝10μm)以及18(Q8；WG＝60μm)，每个优选地是增强型GaN晶体管。这里提供的栅极宽度仅是示例性的-它们之间的比率是重要的。电容器24(C本文档来自技高网...

【技术保护点】
1.一种用于驱动增强型GaN场效应晶体管的集成栅极驱动电路，包括完全集成在单个芯片中的以下元件：栅极驱动器，包括：逻辑反相器电路；具有输入和输出的电平转换器电路，所述电平转换器电路将所述输入处的接地参考0‑5V数字信号转换为所述输出处的0‑10V数字信号；以及用于驱动FET的输出级；以及连接到所述栅极驱动器的欠压锁定电路，包括：用于产生预定电压参考的电压参考电路；以及比较器，其用于接收所述电压参考电路的输出，并且如果电源电压低于所述预定电压参考时，用于阻止所述栅极驱动器的操作。

【技术特征摘要】
【国外来华专利技术】2016.05.25 US 62/341,3181.一种用于驱动增强型GaN场效应晶体管的集成栅极驱动电路，包括完全集成在单个芯片中的以下元件：栅极驱动器，包括：逻辑反相器电路；具有输入和输出的电平转换器电路，所述电平转换器电路将所述输入处的接地参考0-5V数字信号转换为所述输出处的0-10V数字信号；以及用于驱动FET的输出级；以及连接到所述栅极驱动器的欠压锁定电路，包括：用于产生预定电压参考的电压参考电路；以及比较器，其用于接收所述电压参考电路的输出，并且如果电源电压低于所述预定电压参考时，用于阻止所述栅极驱动器的操作...

【专利技术属性】
技术研发人员：迈克尔·A·德·鲁伊，大卫·C·罗伊施，S·比斯瓦斯，
申请(专利权)人：宜普电源转换公司，
类型：发明
国别省市：美国,US