具有降低的泄漏电流的电子电路的装置及相关方法制造方法及图纸

本申请公开具有降低的泄漏电流的电子电路的装置及相关方法。一种装置包括集成电路(IC)，其包括互补金属氧化物半导体(CMOS)电路。CMOS电路包括p‑沟道晶体管网络，该p‑沟道晶体管网络包括具有栅极‑导致漏极泄漏(GIDL)电流的至少一个p‑沟道晶体管。该IC进一步包括原生金属氧化物半导体(MOS)晶体管，其经耦合以将偏置电压提供给至少一个p‑沟道晶体管以降低至少一个p‑沟道晶体管的GIDL电流。

Equipments and Related Methods of Electronic Circuits with Reduced Leakage Current

This application discloses an electronic circuit device with reduced leakage current and related methods. A device includes an integrated circuit (IC) comprising a complementary metal oxide semiconductor (CMOS) circuit. The CMOS circuit includes a p_channel transistor network comprising at least one p_channel transistor having a gate leading to a drain leakage (GIDL) current. The IC further includes a native metal oxide semiconductor (MOS) transistor coupled to provide a bias voltage to at least one P channel transistor to reduce the GIDL current of at least one P channel transistor.

【技术实现步骤摘要】
具有降低的泄漏电流的电子电路的装置及相关方法
本公开总体涉及具有改进的功耗的电子电路，更具体地，涉及具有降低的功耗的集成电路(IC)装置，以及相关方法。
技术介绍
现代IC有助于整合电子电路，以降低尺寸和成本。因此，现代IC可以形成复杂的电路和系统。例如，使用一个或少量IC就可以实现一个系统的几乎所有功能。这种电路和系统可以接收和操作模拟和数字信号二者，并且可以提供模拟和数字信号。结果是，生产具有增加数量的晶体管和类似器件的电路和系统的日益增长的趋势。增加数量的器件也与电子电路(诸如IC)的增加的功耗相符。各种机制(诸如器件泄漏)是增加功耗的基础。用在各种IC器件中的技术(诸如金属氧化物半导体(MOS)或互补MOS(CMOS))使用诸如具有泄漏电流的晶体管的器件。本节中的描述和任何相应的(一个或更多个)附图被包括为背景信息材料。本节中的材料不应被视为承认这样的材料构成本专利申请的现有技术。
技术实现思路
根据示例性实施例，设想了各种装置和相关方法。根据一个示例性实施例，一种装置包括IC，该IC包括CMOS电路。CMOS电路包括p-沟道晶体管网络，该p-沟道晶体管网络包括具有栅极-导致漏极泄漏(GIDL)电流的至少一个p-沟道晶体管。IC进一步包括原生(native)MOS晶体管，其经耦合以将偏置电压提供给至少一个p-沟道晶体管，以降低至少一个p-沟道晶体管的GIDL电流。根据另一个示例性实施例，一种装置包括IC，该IC包括CMOS电路。CMOS电路包括n-沟道晶体管网络，该n-沟道晶体管网络包括具有GIDL电流的至少一个n-沟道晶体管。IC进一步包括原生MOS晶体管，其经耦合以将偏置电压提供给至少一个n-沟道晶体管，以降低至少一个n-沟道晶体管的GIDL电流。根据另一个示例性实施例，一种降低CMOS电路中的至少一个晶体管的GIDL电流的方法包括使用原生MOS晶体管以将偏置电压提供给CMOS电路中的至少一个晶体管的栅极，以降低至少一个晶体管的漏极与该栅极之间的电压。附图说明所附附图仅说明示例性实施例，并且因此不应被视为限制申请或权利要求的范围。本领域普通技术人员将理解所公开的概念本身适用于其他同样有效的实施例。在附图中，在一个以上的附图中使用的相同的数字标志符表示相同的、相似的或等效的功能、组件或块。图1说明了用于说明n-沟道和p-沟道MOS晶体管中的GIDL电流的电路布置。图2描绘了用于说明CMOS电路中的GIDL电流的电路布置。图3-图4示出了根据示例性实施例的用于降低CMOS电路中的GIDL电流的电路布置。图5-图12说明了根据示例性实施例的用于生成用来降低GIDL电流的电压的电路布置。图13描绘了根据一个示例性实施例的说明GIDL电流降低的模拟结果的曲线。图14说明了根据一个示例性实施例的用于改进CMOS电路的操作的电路布置。图15描绘了根据一个示例性实施例的说明GIDL-电流降低的模拟结果的曲线。图16描绘了根据一个示例性实施例的包括微控制器单元(MCU)的IC的块图。具体实施方式所公开的概念总体涉及改进电子电路的性能。更具体地，所公开的概念提供用于降低泄漏以及因此改进或降低电子电路(诸如IC)的功耗的装置和方法。不是修改半导体制造过程，根据本公开的技术使用基于电路的方法以降低CMOS电路的泄漏电流，如下文详细描述。在实际的实施方式中，CMOS电路可以具有若干泄漏机制。例如，p-沟道晶体管的栅极和n-沟道晶体管的栅极趋向于泄漏电流。换句话说，用于构建晶体管的栅极的氧化物层不是完美的绝缘体，其导致一些泄漏电流。一般地，反向偏置PN结也会泄漏一定量的电流，并且因此增加CMOS电路或IC的整体泄漏电流。CMOS电路通常表现出其他泄漏机制。例如，GIDL电流可能构成CMOS电路的总泄漏电流的相对大或相当大的部分。GIDL可能对CMOS电路的整体泄漏贡献相对大或相当大的量，该CMOS电路采用设计为用相对高电源电压(VDD)(例如，大于3伏)操作的轻掺杂漏极(LDD)晶体管。一般地，GIDL机制和LDD的效应是本领域普通技术人员所知道和理解的。一般地，GIDL电流增加了CMOS电路的功耗。在正常的操作模式(或高功率模式或有源模式或供电模式)中，一些晶体管将经历导致GIDL电流的条件。在低功率模式(或睡眠模式或休眠模式或掉电模式)操作模式中，GIDL电流的效应通常更显著。更具体地，GIDL效应通常在n-沟道晶体管处于关断条件时发生，并且其漏极-栅极电压(Vdg)相对大。相反地，在p-沟道晶体管中，GIDL效应通常在晶体管处于关断条件时发生，并且其栅极-漏极电压(Vgd)相对大。注意，如果晶体管的源极和漏极在物理上或电学上被来回切换或交换(例如，当晶体管用作采样器时)，则存在相关的现象，栅极-导致-源极-泄漏(GISL)电流。如本领域的普通技术人员将理解的，尽管本公开涉及GIDL电流，但是在示例性实施例中可以使用类似的技术来通过对下文描述的技术和示例性实施例进行适当的修改来解决和降低GISL。如图1所说明的，当漏极电压与栅极电压(该栅极电压相对低)比较相对高时，GIDL电流IGIDL从n-沟道MOS晶体管(图1中的左侧晶体管)的漏极流向它的块体(bulk)。相反地，对于p-沟道MOS晶体管(图1中的右侧晶体管)，当栅极电压与它的漏极电压(该漏极电压相对低)比较相对高时，GIDL电流IGIDL从晶体管的块体流向它的漏极。引起GIDL电流的晶体管配置在晶体管关断的低功率模式中的模拟电路中是相对常见的，而其栅极-漏极(或漏极-栅极)电压相对高，例如电源电压，VDD。图2描绘了用于说明CMOS电流源电路中的GIDL电流的电路布置10。在低功率模式中，开关SW1、SW2和SW3都导通，以及Vbp(在图中示出)是电源电压，而Vbn(在图中示出)是接地电势。晶体管M1-M4具有为零的栅极-源极电压。因此，晶体管M1-M4关断，并且电流源电路在低功率模式中操作。晶体管M2和M4具有为零的漏极-体电压(由于闭合的开关SW2和SW3)。因此，晶体管M2和M4不对电路的总GIDL电流贡献很大(如果有的话)。然而，注意，当晶体管M1关断时，其漏极-栅极电压是电源电压。类似地，晶体管M3关断，并且其栅极-漏极电压是电源电压。这种配置引起GIDL电流，该GIDL电流影响低功率模式中电路的总功耗。图3示出了根据一个示例性实施例的用于降低CMOS电路中的GIDL的电路布置20。更具体地，图3中的电路包括晶体管M5和晶体管M6，其分别耦合在晶体管M1-M2和晶体管M3-M4之间。更具体地，n-沟道晶体管M5的漏极被耦合到晶体管M2的漏极，并且晶体管M5的源极被耦合到晶体管M1的漏极。晶体管M5的栅极通过开关SW4A耦合到偏置电压Vcasn。晶体管M5的栅极通过开关SW4B进一步耦合到电源电压，VDD。同样地，p-沟道晶体管M6的源极被耦合到晶体管M3的漏极，并且晶体管M6的漏极被耦合到晶体管M4的漏极。晶体管M6的栅极通过开关SW5A耦合到偏置电压Vcasp。晶体管M6的栅极通过开关SW5B进一步耦合到接地电压，VSS。因此，有效地，晶体管M5和M6分别与晶体管M1和M3串联耦合，以降低晶体管M1和M3的漏极和栅极之间的电压。在正常本文档来自技高网...

【技术保护点】
1.一种装置，包含：集成电路即IC，包含：互补金属氧化物半导体电路即CMOS电路，其包含p‑沟道晶体管网络，所述p‑沟道晶体管网络包含具有栅极‑导致漏极泄漏电流即GIDL电流的至少一个p‑沟道晶体管；以及第一原生金属氧化物半导体晶体管即第一原生MOS晶体管，其经耦合以将第一偏置电压提供给所述至少一个p‑沟道晶体管，以降低所述至少一个p‑沟道晶体管的所述GIDL电流。

【技术特征摘要】
2017.06.27 US 15/634,7161.一种装置，包含：集成电路即IC，包含：互补金属氧化物半导体电路即CMOS电路，其包含p-沟道晶体管网络，所述p-沟道晶体管网络包含具有栅极-导致漏极泄漏电流即GIDL电流的至少一个p-沟道晶体管；以及第一原生金属氧化物半导体晶体管即第一原生MOS晶体管，其经耦合以将第一偏置电压提供给所述至少一个p-沟道晶体管，以降低所述至少一个p-沟道晶体管的所述GIDL电流。2.根据权利要求1所述的装置，其中所述IC进一步包含：n-沟道晶体管网络，其包含具有GIDL电流的至少一个n-沟道晶体管；第二原生MOS晶体管，其经耦合以将第二偏置电压提供给所述至少一个n-沟道晶体管，以降低所述至少一个n-沟道晶体管的所述GIDL电流。3.根据权利要求1所述的装置，其中所述第一偏置电压被施加到所述至少一个p-沟道晶体管的栅极，以降低所述至少一个p-沟道晶体管的栅极-漏极电压。4.根据权利要求2所述的装置，其中所述第二偏置电压被施加到所述至少一个n-沟道晶体管的栅极，以降低所述至少一个n-沟道晶体管的漏极-栅极电压。5.根据权利要求1所述的装置，其中多个原生MOS晶体管以级联方式耦合，以将所述第一偏置电压提供给所述至少一个p-沟道晶体管。6.根据权利要求2所述的装置，其中多个原生MOS晶体管以级联方式耦合，以将所述第二偏置电压提供给所述至少一个n-沟道晶体管。7.根据权利要求2所述的装置，其中所述第一偏置电压是所述第一原生MOS晶体管的阈值电压，并且其中所述第二偏置电压是所述CMOS电路的电源电压减去所述第二MOS原生晶体管的阈值电压。8.一种装置，包含：集成电路即IC，包含：互补金属氧化物半导体电路即CMOS电路，其包含n-沟道晶体管网络，所述n-沟道晶体管网络包含具有栅极-导致漏极泄漏电流即GIDL电流的至少一个n-沟道晶体管；以及第一原生金属氧化物半导体晶体管即第一原生MOS晶体管，其经耦合以将第一偏置电压提供给所述至少一个n-沟道晶体管，以降低所述至少一个n-沟道晶体管的所述GIDL电流。9.根据权利要求8所述的装置，其中所述I...

【专利技术属性】
技术研发人员：M·M·艾尔赛义德，
申请(专利权)人：硅实验室公司，
类型：发明
国别省市：美国,US