一种屏蔽栅DMOS器件制造技术

一种屏蔽栅DMOS器件，属于功率半导体技术领域，本发明专利技术在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，各电极之间由介质层相互隔离，由于引进了位置可调的浮空栅电极，器件的栅源电容得以减小，且栅源电容与栅漏电容的比值可调，同时浮空栅电极和接地的屏蔽栅电极的结合使得第一导电类型半导体漂移区内部的电场更加均匀地分布，因此本发明专利技术提出的一种屏蔽栅DMOS器件，减小了器件的开关损耗，提高了器件开关速度和耐压水平，改善了导通电阻和开关损耗的矛盾关系。

A Shielded Gate DMOS Device

A shielded gate DMOS device belongs to the field of power semiconductor technology. An additional floating gate electrode is arranged between the control gate electrode and the shielded gate electrode. The electrodes are separated from each other by a dielectric layer. Because of the introduction of a floating gate electrode with adjustable position, the gate source capacitance of the device can be reduced, and the ratio of gate source capacitance to gate drain capacitance can be adjusted. At the same time, the floating gate electrode can be separated from each other. The combination of the shielding gate electrode and the ground makes the electric field in the drift region of the first conductive semiconductor more uniformly distributed. Therefore, the shielding gate DMOS device proposed in the present invention reduces the switching loss of the device, improves the switching speed and voltage withstand level of the device, and improves the contradictory relationship between the on-resistance and the switching loss.

【技术实现步骤摘要】
一种屏蔽栅DMOS器件
本专利技术属于功率半导体
，具体涉及一种屏蔽栅DMOS器件。
技术介绍
功率半导体器件是进行功率处理的半导体器件，其结合微电子技术与电力电子技术，构成了电力电子技术的基础和核心。功率MOSFET因其开关速度快、输入阻抗高、损耗小、驱动简单、频率特性好等优点，在功率变换领域起到重要作用，其发展过程是在保持自身优点的基础上不断提高耐压降低损耗的过程。传统的VDMOS器件是一种采用双扩散工艺的平面结构，它是第一个成功商业应用的功率MOSFET，对功率MOSFET的发展起到了关键的推动作用，但是其内部JFET区的存在使器件的导通电阻较大，是功率器件的发展所不希望的，这为槽栅功率器件的发展提供了机会。TrenchMOSFET(TMOS)采用U型沟槽结构，导电沟道为纵向沟道，元胞密度高，电流处理能力大，因为其结构中消除了JFET区而使器件导通损耗较低而发展起来，广泛应用于低压领域。在低压和超低压方向，漏源通态电阻Rds(on)和栅电荷Qg是两个重要参数。减小Rds(on)有利于降低通态损耗，减小Qg则有利于降低开关损耗。但是，对于传统TMOS来说，这两个参数的优化存在一定的矛盾关系。为了提高TMOS的性能，国内外提出了屏蔽栅DMOS(Shield-gateDMOSFET，SGTMOS)结构，如图1所示，上层多晶硅为控制栅，控制器件沟道的导通与截止，下层多晶硅为屏蔽栅(Shield)，作为“体内场板”来调节漂移区的电场，使其分布更加均匀，所以SGT结构通常具有更低的导通电阻和更高的击穿电压。下层的多晶硅屏蔽栅通常接源极电位，因此与普通TMOS结构相比，SGT具有较小的栅漏电容，很大程度上减小了开关损耗。但是，栅漏电容的减小又会使器件在遭遇较大的开启或关断漏源尖锋电压时更易发生失效，使器件可靠性降低。另外，由于SGT下层多晶硅屏蔽栅的存在增大了栅极与源极的覆盖面积，致使该结构的栅源电容较大。并且常规SGT导通电阻的减小依赖于较大的元胞密度，随着元胞尺寸的减小，器件的栅源电容将不断增大，器件需要更大的栅驱动信号才能正常开启，导致开关速度减慢、开关损耗增大等问题。因此导通电阻减小的同时会使栅源电容增大，而减小栅漏电容的同时又会使器件的可靠性降低，因此需要合理调节栅源电容和栅漏电容的比值，改善导通电阻和开关损耗的矛盾关系。
技术实现思路
鉴于上文所述，本专利技术针对常规的屏蔽栅功率器件的栅源电容较大而影响开关速度和开关损耗的问题，提供了一种新型的屏蔽栅DMOS器件，通过在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，使其电位浮空，且该电极位置通过合理调节后得到一个合适的栅源电容，来降低器件开关损耗，提高器件开关速度和耐压能力，改善导通电阻和开关损耗的矛盾关系。为了实现上述目的，本专利技术采用如下技术方案：本专利技术提供了一种屏蔽栅DMOS器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体重掺杂衬底2、第一导电类型半导体漂移区3和金属化源极13；所述第一导电类型半导体漂移区3上层具有槽栅结构和第二导电类型半导体体区4，所述第二导电类型半导体体区4位于槽栅结构两侧且与槽栅结构接触；所述第二导电类型半导体体区4的上层具有第二导电类型半导体重掺杂接触区5和第一导电类型半导体重掺杂源区6，所述第一导电类型半导体重掺杂源区6与槽栅结构接触；第二导电类型半导体重掺杂接触区5、第一导电类型半导体重掺杂源区6和槽栅结构的上表面均与金属化源极13接触；所述槽栅结构中具有绝缘介质层和被绝缘介质层完全包裹的控制栅电极7、浮空栅电极8和屏蔽栅电极9；所述绝缘介质层自上而下依次为第一介质层10、第二介质层11和第三介质层12；所述控制栅电极7位于第一介质层10中，所述浮空栅电极8位于第二介质层11中，所述屏蔽栅电极9位于第三介质层12中，且上表面与第二介质层11接触，下表面与第三介质层12接触；所述控制栅电极7上表面的结深小于第一导电类型半导体重掺杂源区6下表面的结深，控制栅电极7下表面的结深大于第二导电类型半导体体区4下表面的结深。进一步地，所述浮空栅电极8的形状为矩形、倒U型或者倒梯形。进一步地，所述第一介质层10、第二介质层11和第三介质层12为相同的介质材料。进一步地，第一介质层10为高K材料，第三介质层12为低K材料，第二介质层11的介电常数介于第一介质层10和第三介质层12之间。其中高K材料就是高介电常数材料，低K材料就是低介电常数材料。进一步地，屏蔽栅电极9和第三介质层12延伸至第一导电类型半导体漂移区3底部，使屏蔽栅电极9位于第三介质层12内部，第三介质层12的下表面与第一导电类型半导体重掺杂衬底2相接触。进一步地，本专利技术中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体，使得所述器件结构为N沟道器件；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体，使得所述器件结构为P沟道器件。相比现有技术，本专利技术的有益效果是：本专利技术在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，并使其电位浮空，各电极之间由介质层相互隔离。该器件结构在具有常规屏蔽栅DMOS器件低的栅漏电容、高的击穿电压、低的导通电阻的同时，由于引进了位置可调的浮空栅电极，器件的栅源电容得以减小，且栅源电容/栅漏电容比值可调。另外，浮空栅电极和接地的屏蔽栅电极的结合使得第一导电类型半导体漂移区3内部的电场更加均匀地分布。因此本专利技术提出的一种屏蔽栅DMOS器件减小了器件的开关损耗，提高了器件开关速度和耐压水平，改善了导通电阻和开关损耗的矛盾关系。附图说明图1是常规的屏蔽栅DMOS器件结构示意图；图2是本专利技术实施例1提供的一种屏蔽栅DMOS器件结构示意图；图3是本专利技术实施例2提供的一种屏蔽栅DMOS器件结构示意图；图4是本专利技术实施例3提供的一种屏蔽栅DMOS器件结构示意图；图5是本专利技术实施例4提供的一种屏蔽栅DMOS器件结构示意图；图中，1为金属化漏极，2为第一导电类型半导体重掺杂衬底，3为第一导电类型半导体漂移区，4为第二导电类型半导体体区，5为第二导电类型半导体重掺杂接触区，6为第一导电类型半导体重掺杂源区，7为控制栅电极，8为浮空栅电极，9为屏蔽栅电极，10为第一介质层，11为第二介质层，12为第三介质层，13为金属化源极，14为高K介质层，15为中间介质层，16为低K介质层。具体实施方式为了使本专利技术的内容以及原理更加清楚，下面结合附图和具体实施例，对本专利技术的技术方案进行详细描述。实施例1：本实施例提供一种如图2所示的屏蔽栅DMOS器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体重掺杂衬底2、第一导电类型半导体漂移区3和金属化源极13；所述第一导电类型半导体漂移区3上层具有槽栅结构和第二导电类型半导体体区4，所述第二导电类型半导体体区4位于槽栅结构两侧且与槽栅结构接触；所述第二导电类型半导体体区4的上层具有第二导电类型半导体重掺杂接触区5和第一导电类型半导体重掺杂源区6，所述第一导电类型半导体重掺杂源区6与槽栅结构接触；第二导电类型半导体重掺杂接触区5、第一导电类型半导体重掺杂源区6和槽栅结构的上表面均与金属化源极13接触；所述槽栅结构中具有绝缘介质层和被绝缘介质层完全包裹的控制栅电本文档来自技高网...

【技术保护点】
1.一种屏蔽栅DMOS器件，其特征在于：包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体重掺杂衬底(2)、第一导电类型半导体漂移区(3)和金属化源极(13)；所述第一导电类型半导体漂移区(3)上层具有槽栅结构和第二导电类型半导体体区(4)，所述第二导电类型半导体体区(4)位于槽栅结构两侧且与槽栅结构接触；所述第二导电类型半导体体区(4)的上层具有第二导电类型半导体重掺杂接触区(5)和第一导电类型半导体重掺杂源区(6)，所述第一导电类型半导体重掺杂源区(6)与槽栅结构接触；第二导电类型半导体重掺杂接触区(5)、第一导电类型半导体重掺杂源区(6)和槽栅结构的上表面均与金属化源极(13)接触；所述槽栅结构中具有绝缘介质层和被绝缘介质层完全包裹的控制栅电极(7)、浮空栅电极(8)和屏蔽栅电极(9)；所述绝缘介质层自上而下依次为第一介质层(10)、第二介质层(11)和第三介质层(12)；所述控制栅电极(7)位于第一介质层(10)中，所述浮空栅电极(8)位于第二介质层(11)中，所述屏蔽栅电极(9)位于第三介质层(12)中，且上表面与第二介质层(11)接触，下表面与第三介质层(12)接触；所述控制栅电极(7)上表面的结深小于第一导电类型半导体重掺杂源区(6)下表面的结深，控制栅电极(7)下表面的结深大于第二导电类型半导体体区(4)下表面的结深。...

【技术特征摘要】
1.一种屏蔽栅DMOS器件，其特征在于：包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体重掺杂衬底(2)、第一导电类型半导体漂移区(3)和金属化源极(13)；所述第一导电类型半导体漂移区(3)上层具有槽栅结构和第二导电类型半导体体区(4)，所述第二导电类型半导体体区(4)位于槽栅结构两侧且与槽栅结构接触；所述第二导电类型半导体体区(4)的上层具有第二导电类型半导体重掺杂接触区(5)和第一导电类型半导体重掺杂源区(6)，所述第一导电类型半导体重掺杂源区(6)与槽栅结构接触；第二导电类型半导体重掺杂接触区(5)、第一导电类型半导体重掺杂源区(6)和槽栅结构的上表面均与金属化源极(13)接触；所述槽栅结构中具有绝缘介质层和被绝缘介质层完全包裹的控制栅电极(7)、浮空栅电极(8)和屏蔽栅电极(9)；所述绝缘介质层自上而下依次为第一介质层(10)、第二介质层(11)和第三介质层(12)；所述控制栅电极(7)位于第一介质层(10)中，所述浮空栅电极(8)位于第二介质层(11)中，所述屏蔽栅电极(9)位于第三介质层(12)中，且上表面与第二介质层(11)接触，下表面与第三介质层(12)接触；所述控制栅电极(7)上表面的结深小于第一导电类型半导体重...

【专利技术属性】
技术研发人员：高巍，何文静，任敏，蔡少峰，李泽宏，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51