【技术实现步骤摘要】
环形先进先出缓冲器及数据传输接口、系统、方法
本专利技术涉及通信
，尤其涉及一种环形先进先出缓冲器及数据传输接口、系统、方法。
技术介绍
DDR(DoubleDataRate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此DDR接口广泛用于芯片之间的互连，如ASIC(专用集成电路)和DRAM(动态随机存取存储器)芯片之间的接口。如图1所示，在DDR接口中，DRAM的时钟(CK)和数据选通时钟(DQS，或称为源同步时钟、读选通时钟)之间的时序关系和DDR接口的PHY(物理层)内部时钟信号phy_clk到接口的延时、DRAM芯片外部线延时以及DRAM芯片内部延时有关，变化比较大。目前在DDRPHY内部，在读取数据时，通常采用异步FIFO(先进先出)缓冲器来解决CK和DQS之间不同步的问题,以保证数据在不同时钟域之间正确传输。图2为传统的深度为4的异步FIFO缓冲器地址同步电路,其先将写指针(wp)同步到读时钟(phy_clk)域(即写指针经过两级触发器DFF后输出为wp_2d)，然后再和读指针rp...
【技术保护点】
1.一种环形先进先出缓冲器，其特征在于，包括：读指针、写指针、数据缓存区域以及同步电路；其中，所述读指针和所述写指针分别指向所述数据缓存区域中相应的存储地址；所述同步电路接入一周期性的时钟信号，并用于比较所述写指针和所述读指针，并将所述写指针和所述读指针的比较结果同步指定个数的所述时钟信号周期，以控制所述数据缓存区域中数据的读取。
【技术特征摘要】
1.一种环形先进先出缓冲器，其特征在于，包括：读指针、写指针、数据缓存区域以及同步电路；其中，所述读指针和所述写指针分别指向所述数据缓存区域中相应的存储地址；所述同步电路接入一周期性的时钟信号，并用于比较所述写指针和所述读指针，并将所述写指针和所述读指针的比较结果同步指定个数的所述时钟信号周期，以控制所述数据缓存区域中数据的读取。2.如权利要求1所述的环形先进先出缓冲器，其特征在于，所述同步电路包括一比较器以及依次串联的多级触发器；所述比较器用于接入和比较所述读指针和写指针，所述比较器的输出端连接各级所述触发器的异步清零端，所述多级触发器中的后一级触发器的数据输入端连接前一级触发器的数据输出端，且第一级触发器的数据输入端接一高电平信号，所述第一级触发器的时钟端接入所述时钟信号并响应所述时钟信号的第一边沿，其余各级所述触发器的时钟端接入所述时钟信号并响应所述时钟信号的第二边沿。3.如权利要求2所述的环形先进先出缓冲器，其特征在于，所述第一级触发器的时钟端通过一反相器接入所述时钟信号，以响应所述时钟信号的第一边沿。4.如权利要求2所述的环形先进先出缓冲器，其特征在于，所述时钟信号的第一边沿为所述时钟信号的下降沿，所述时钟信号的第二边沿为所述时钟信号的上升沿。5.如权利要求1至4中任一项所述的环形先进先出缓冲器，其特征在于，所述同步电路将所述写指针和读指针的比较结果同步(M/2-0.5)个所述时钟信号的周期，其中M为环形先进先出缓冲器的深度。6.如权利要求1所述的环形先进先出缓冲器，其特征在于，所述数据缓存区域为空时，所述写指针和读指针相等。7.如权利要求5所述的环形先进先出缓冲器，其特征在于，所述环形先进先出缓冲器的深度大于等于4。8.一种权利要求1至7中任一项所述的环形先进先出缓冲器的数据传输方法，其特征在于，包括：当处于初始状态时，所述数据缓存区域为空，所述写指针和所述读指针相等；当向所述数据缓存区域中写入数据时，所述写指针响应对应的数据选通信号的边沿来增加指向的存储地址，以使数据写入所述数据缓存区域中指定的缓存区域，此后，所述写指针不等于所述读指针，所述同步电路比较所述写指针和所述读指针，并将所述写指针和所述读指针的比较结果同步指定个数的所述时钟信号周期，使...
【专利技术属性】
技术研发人员：梁岩，吴卿乐，谢治中，
申请(专利权)人：豪威科技上海有限公司，
类型：发明
国别省市：上海,31
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