一种PCB高速信号走线方法技术

本发明专利技术公开了一种PCB高速信号走线方法，差分线分别在PCB板的两层走线，差分线采用蛇形交错走线，差分线两边的包地通过via连接所述TOP层和BOT层上的GND。将差分线分别布置在PCB板的不同层，这样，差分线的走线宽度相比于同层上的走线宽度，大大减小。即大大较小了PCB的面积，节省了材料成本。蛇形走线，可以防干扰，采用蛇形交错走线，一是为了增大不同层上的布线的重合部分，减小PCB面积，二是可以使差分线两边的包地，通过PCB板上的via进行连接两层上的GND。所以采用差分线两边的包地连接两层上的GND，减少信号的串扰。

【技术实现步骤摘要】
一种PCB高速信号走线方法
本专利技术涉及PCB(PrintedCircuitBoard印制电路板)
，具体的说，是一种PCB高速信号走线方法。
技术介绍
近年来，随着通信技术和电子技术的不断发展，电子产品随着技术越来越成熟，芯片的集成度越来越高，产品趋向小型化，价格低等优点，而消费电子产品外观尺寸要缩小，其首先需考虑如何减小PCB尺寸。公司消费电子产品PCB的高速信号走线，如USB3.0，传统的走线一般为3组差分线同层并行走线(如图1所示)，若结构需求多个USB3.0接口且在同一边时，多组的差分线同层PCB走线，占PCB的面积大，无形中增加了PCB的材料成本，而且双面板的接地完整性较多层板相对弱。
技术实现思路
本专利技术的目的在于提供一种PCB高速信号走线方法，用于解决现有技术中PCB差分线同层走线方法导致PCB面积大、增加材料成本的问题。本专利技术通过下述技术方案解决上述问题：一种PCB高速信号走线方法，差分线分别在PCB板的两层走线。传统走线一般采用同层并行走线，多组差分线以及其包地所占的PCB面积较大，因此，将差分线分别布置在PCB板的不同层，这样，差分线的走线宽度相比于本文档来自技高网...

【技术保护点】
1.一种PCB高速信号走线方法，其特征在于：差分线分别在PCB板的两层走线。

【技术特征摘要】
1.一种PCB高速信号走线方法，其特征在于：差分线分别在PCB板的两层走线。2.根据权利要求1所述的一种PCB高速信号走线方法，其特征在于，所述差分线采用蛇形交错走线。3....

【专利技术属性】
技术研发人员：袁和秀，徐健，尹强，马秀碧，
申请(专利权)人：四川九州电子科技股份有限公司，
类型：发明
国别省市：四川,51