一种降低差分串扰的PCB走线设计方法技术

本发明专利技术提供一种降低差分串扰的PCB走线设计方法，芯片差分引脚焊盘和差分对layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相互叠加抵消，因而可有效降低串扰噪声。本发明专利技术的一种降低差分串扰的PCB走线设计方法和现有技术相比，本设计方法通过优化layout走线方式，来减少信号串扰，提高产品质量，有效的降低高频信号因高密度互连而产生的串扰影响，而且本发明专利技术还具有设计合理、结构简单、使用方便等特点，因而，具有很好的使用价值。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种降低差分串扰的PCB走线设计方法，芯片差分引脚焊盘和差分对layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相互叠加抵消，因而可有效降低串扰噪声。本专利技术的一种降低差分串扰的PCB走线设计方法和现有技术相比，本设计方法通过优化layout走线方式，来减少信号串扰，提高产品质量，有效的降低高频信号因高密度互连而产生的串扰影响，而且本专利技术还具有设计合理、结构简单、使用方便等特点，因而，具有很好的使用价值。【专利说明】一种降低差分串扰的PCB走线设计方法
本专利技术涉及计算机PCB主板设计领域，具体地说是一种降低差分串扰的PCB走线 设计方法。
技术介绍
在PCB主板layout布线时，由于信号传播路径上存在的寄生电感和电容效应，因 此，信号在一根PCB Trace路径上传播时，必然会通过耦合的寄生电感和电容，传播到与其 相邻的其他Trace上，并在其Trace的近端（near end)和远端（far end)上产生电压噪声。 从而，导入串扰的影响，而信号速度的提升及差分路径耦合空间的减少，势必加剧串扰电压 的大幅提升，进而影响到产品的设计质量。 传统差分对布线时，由于未考虑到如何布线能较好的减少噪声，因此，端接或从芯 片差分焊盘上引出的差分线顺序很随意。即：一般常会遇到在差分攻击线上打一个Step脉 冲激励，通过仿真发现其远端噪声有些大；此种差分布线方式，将在信号远端（即信号接收 端）产生大的噪声电压幅度。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种降低差分串扰的PCB走线 设计方法，在差分信号高速，高密度走线互连时，通过优化layout走线方式，来减少信号串 扰，提商广品质量。 本专利技术的技术方案是按以下方式实现的，其结构中芯片差分引脚焊盘和差分对 layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的 串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相 互叠加抵消，因而可有效降低串扰噪声。 本专利技术的优点是： 本专利技术的一种降低差分串扰的PCB走线设计方法和现有技术相比，本设计方法通过优 化layout走线方式，来减少信号串扰，提高产品质量，有效的降低高频信号因高密度互连 而产生的串扰影响，而且本专利技术还具有设计合理、结构简单、使用方便等特点，因而，具有很 好的使用价值。 【专利附图】【附图说明】 图1为差分绕线改进方式的结构示意图。 【具体实施方式】 下面结合附图对本专利技术的一种降低差分串扰的PCB走线设计方法作以下详细说 明。 如图1所示，本专利技术的一种降低差分串扰的PCB走线设计方法，其结构中芯片差分 引脚焊盘和差分对layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反， 其各自对应产生的串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必 大部分噪声能量相互叠加抵消，因而可有效降低串扰噪声。 目前芯片差分引脚焊盘和差分对layout耦合走线方式各有两种，即相位同向和 相位反向两种模式。其中，差分对相位同向是指两组差分线中，它们各自的正线（Positive Line)和负线（Negative Line)分别稱合正对。而差分对相位反向是指两组差分线中，它们 耦合正对的线极性相反，如差分攻击线中的正线（Positive Line)与差分受害线中的负线 (Negative Line)正对f禹合。 因此，串扰噪声的正负极性，决定了远端噪声能否有效降低。 当芯片引脚和差分对线两部分，各自对应的耦合极性为同相时，其产生的串扰噪 声极性相同，同为负电压。因此，两噪声电压叠加后，噪声幅度将加剧变大。 芯片引脚的耦合极性与差分线对的耦合极性相反，因而，其各自对应产生的串扰 噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相互叠 加抵消，因而可有效降低串扰噪声。 目前Server产品PCB设计正趋向于信号高速度，互连高密度方向发展。信号速度 的提升，必然引起信号上升时间的缩短，而信号上升时间的缩短，又加剧信号噪声幅度较快 的达到饱和，即在很短的信号传播耦合路径上，远端噪声即可达到最大电压峰值。而主板 上高速信号接口功能的增多，在PCB主板尺寸保持不变的原则上，必然造成PCB高速信号 layout布线较密集，其差分信号对之间的空间减少，又进步提升各差分路径之间的耦合系 数，造成远端噪声的最大噪声电压幅值增大。因此，信号串扰效应对产品设计质量的影响将 越加显著。 本专利技术的一种降低差分串扰的PCB走线设计方法其加工制作非常简单方便，按照 说明书附图所示即可加工。 除说明书所述的技术特征外，均为本专业技术人员的已知技术。【权利要求】1. 一种降低差分串扰的PCB走线设计方法，其特征在于芯片差分引脚焊盘和差分对 layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的 串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相 互叠加抵消，因而可有效降低串扰噪声。【文档编号】G06F17/50GK104102797SQ201410388135【公开日】2014年10月15日 申请日期:2014年8月8日 优先权日:2014年8月8日 【专利技术者】武宁, 吴福宽 申请人:浪潮电子信息产业股份有限公司本文档来自技高网...

【技术保护点】
一种降低差分串扰的PCB走线设计方法，其特征在于芯片差分引脚焊盘和差分对layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相互叠加抵消，因而可有效降低串扰噪声。

【技术特征摘要】

【专利技术属性】
技术研发人员：武宁，吴福宽，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37