半导体装置及存储模块制造方法及图纸

本发明专利技术涉及一种半导体装置及存储模块。选择译码器(303)根据至少1位的地址位控制多个选择信号(cen1～cenn)的电平。存储模块(30‑i(i＝1～N))在对应的选择信号(ceni)为激活电平时被选择，从而能够进行数据的读取及写入。故障判定部(304)根据多个选择信号(cen1～cenn)的电平判定选择译码器(303)是否处于故障状态。

【技术实现步骤摘要】
半导体装置及存储模块
本专利技术涉及一种半导体装置及存储模块，其例如能够很好地应用于内置有存储器的半导体装置中。
技术介绍
以往，已知有一种存储模块，其能够检测出存储器内的数据的错误并将其纠正为正确的数据。例如，在日本特开2016-66337号公报(专利文献1)中记载了，ECC(ErrorCorrectionCode/错误校正码)编码部对写入于存储器的数据附加错误纠正码而生成编码数据，第一错误检测部对从存储器读取的数据进行错误检测与纠正处理。在专利文献1所记载的装置中，能够检测出对存储模块内的数据进行处理的电路及传送数据的配线的故障。然而，专利文献1所记载的装置无法检测对存储模块内的存储地址进行处理的电路及传送存储地址的配线的故障。其它课题及新特征可以通过本说明书的说明及附图得以明确。
技术实现思路
在本专利技术的一种实施方式中，选择译码器根据至少1位的地址位控制与多个存储模块相对应的多个选择信号的电平。故障判定部根据多个选择信号的电平判定选择译码器是否处于故障状态。本专利技术的上述及其他目的、特征、局面及优点可以通过下述详细说明及附图得以明确。附图说明图1是表示第一实施方式的半导体装置本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：选择译码器，其根据至少1位的地址位，控制多个选择信号的电平；多个存储模块，其在对应的所述选择信号为激活电平时被选择，从而能够进行数据的读取及写入；故障判定部，其根据所述多个选择信号的电平，判定所述选择译码器是否处于故障状态。

【技术特征摘要】
2017.06.02 JP 2017-109880;2017.11.29 JP 2017-229131.一种半导体装置，其特征在于，具备：选择译码器，其根据至少1位的地址位，控制多个选择信号的电平；多个存储模块，其在对应的所述选择信号为激活电平时被选择，从而能够进行数据的读取及写入；故障判定部，其根据所述多个选择信号的电平，判定所述选择译码器是否处于故障状态。2.根据权利要求1所述的半导体装置，其特征在于，还具备CPU，所述故障判定部在判定所述选择译码器处于所述故障状态的情况下向所述CPU输出通知所述故障状态的信号。3.根据权利要求1所述的半导体装置，其特征在于，还具备ECC编码器，其对写入数据进行错误检测与纠正编码，所述多个存储模块分别在对应的所述选择信号为激活电平时写入所述错误检测与纠正编码后的写入数据，所述半导体装置还具备：选择器，其根据所述多个选择信号的电平，选择来自所述多个存储模块的输出数据中的任意一个；ECC译码器，其对所述选择器的输出进行错误检测与纠正，在所述选择译码器被判定为处于所述故障状态时，所述选择器使所选择的所述输出数据的多个位中的第一位数反转，其中，所述第一位数是指：超过所述ECC译码器能够纠正错误的位数的上限且能够检测错误的位数的上限以下的位数。4.根据权利要求1所述的半导体装置，其特征在于，还具备ECC编码器，其对写入数据进行错误检测与纠正编码，在写入数据时，所述多个存储模块分别在对应的所述选择信号为激活电平时写入所述错误检测与纠正编码后的写入数据，在读取数据时，构成所述多个存储模块各自的输出数据的多个位分类成第一组的多个位及第二组的多个位，所述半导体装置还具备：第一选择器，其根据所述多个选择信号的电平，选择并输出从所述多个存储模块输出的多个第一组的多个位中的任意一个；第二选择器，其根据所述多个选择信号的电平，选择并输出从所述多个存储模块输出的多个第二组的多个位中的任意一个；ECC译码器，对将所述第一选择器的输出和所述第二选择器的输出合成之后的位串进行错误检测与纠正；多个触发器，其分别设置在对应的所述选择信号供给到所述第一选择器或所述第二选择器的路径上，在所述多个触发器及所述多个存储模块中输入有相同的时钟信号。5.根据权利要求4所述的半导体装置，其特征在于，所述第一组的多个位是构成所述多个存储模块各自的输出数据的多个位中的奇数位，所述第二组的多个位是构成所述多个存储模块各自的输出数据的多个位中的偶数位。6.根据权利要求4所述的半导体装置，其特征在于，所述第一组的多个位是构成所述多个存储模块各自的输出数据的多个位中的高位一半的位，所述第二组的多个位是构成所述多个存储模块各自的输出数据的多个位中的低位一半的位。7.根据权利要求1所述的半导体装置，其特征在于，所述多个存储模块包括第一存储模块及第二存储模块，所述多个选择信号包括输入于所述第一存储模块的第一选择信号及输入于所述第二存储模块的第二选择信号，所述选择译码器在处于正常状态时且在选择许可信号为激活电平时，将所述第一选择信号及所述第二选择信号中的任意一个设为激活电平，所述选择译码器在处于正常状态时且在选择许可信号为非激活电平时，将所述第一选择信号及所述第二选择信号均设为非激活电平，所述故障判定部在所述选择许可信号为激活电平时且在所述第一选择信号及所述第二选择信号这两者均为激活电平或非激活电平时，判定所述选择译码器处于所述故障状态。8.根据权利要求7所述的半导体装置，其特征在于，所述故障判定部在所述选择许可信号为非激活电平时且在所述第一选择信号及所述第二选择信号中的至少一方为激活电平时，判定所述选择译码器处于所述故障状态。9.根据权利要求1所述的半导体装置，其特征在于，所述多个存储模块仅在对应的所述选择信号为激活电平时写入数据。10.根据权利要求1所述的半导体装置，其特征在于，所述多个存储模块仅在对应的所述选择信号为激活电平时读取数据。11.一种半导体装置，其特征在于，具备多个存储模块，地址信号表示所述多个存储模块中的数据存储位置，表示该地址信号的多个位包括第一地址位及第二地址位，所述多个存储模块均接收所述第二地址位，并输出从所述第二地址位生成的内部地址位，所述半导体装置还具备：选择译码器，对所述第一地址位进行译码，控制多个选择信号的电平；多个时钟脉冲门，其均接收时钟脉冲，并且在对应的所述选择信号为激活电平时，向对应的所述存储模块输出所述时钟脉冲，所述多个存储模块若接收到从对应的所述时钟脉冲门输出的所述时钟脉冲则输出从所述第二地址位的最新值生成的所述内部地址位，所述半导体装置还具备：选择器，其根据所述多个选择信号的电平，选择从所述多个存储模块输出的所述内部地址位中的任意一个；比较器，其对将...

【专利技术属性】
技术研发人员：桥爪毅，藤田直哉，长田俊哉，横山佳巧，新保克己，佐藤康治，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP