一种时钟树综合方法以及计算机可读存储介质技术

本发明专利技术公开了一种时钟树综合方法以及计算机可读存储介质，包括：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算抓取出的时钟延迟的若干个统计值；选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。本发明专利技术通过获取子模块和顶层模块接口处寄存器在子模块内部的时钟延迟数值，反标给全芯片进行全局时钟树平衡，忽略了子模块内部与顶层模块没有逻辑交互的大量无关寄存器的时钟延迟，提高了反标数值的准确性，使得子模块和顶层模块接口处不会出现大量的时序违例，加快了全芯片时序收敛的速度，缩短了设计周期。

【技术实现步骤摘要】
一种时钟树综合方法以及计算机可读存储介质
本专利技术涉及芯片设计
，尤其涉及一种时钟树综合方法以及计算机可读存储介质。
技术介绍
在数字集成电路中，时钟信号作为整个芯片的时序参考，对芯片的性能和工作稳定性起着至关重要的作用。时序收敛是数字集成电路设计中最重要的任务之一。随着集成电路设计进入了深亚微米时代，芯片规模不断增加，设计日趋复杂，时序收敛的难度也随之越来越大。层次化设计是一种最常用的集成电路的芯片的设计方法，在该设计方法中，要设计的芯片被划分成了很多子模块，每个子模块单独设计，然后被顶层模块调用，这种设计方法将庞大而复杂的设计在物理设计阶段分割成数个分割块(Partition)，对各个子模块单独进行时钟树平衡，全芯片只需要关注子模块接口处的寄存器的时钟延迟即可，这样能使设计的周期显著提高，并使时序问题局部化。但是，现有数字设计实现(EncounterDigitalImplementation，EDI)工具报出子模块中的所有寄存器的时钟延迟，并给出时钟延迟的最大值和最小值，统计出来的数据与寄存器真实的时钟延迟有一定的偏差，由此造成反标给顶层的时钟延迟数值失真，导致全芯片全局时钟树平衡的时钟延迟在全芯片寄存器和子模块寄存器之间长短不一，出现大量时序违例。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种时钟树综合方法以及计算机可读存储介质，能够加快全芯片时序收敛的速度并缩短设计周期。为了达到本专利技术目的，本专利技术实施例的技术方案是这样实现的：本专利技术实施例提供了一种时钟树综合方法，包括：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。进一步地，所述获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟包括：所述子模块生成所有与端口相关的时序路径，并从所述时序路径中选出所述和顶层模块有时序检查的寄存器在子模块内部的时钟延迟。进一步地，所述时钟延迟的若干个统计值包括最大值、最小值、平均值和分布区间。进一步地，所述方法之前还包括：将所述全芯片分为若干个所述子模块和一个所述顶层模块；所述各个子模块单独进行时钟树平衡。本专利技术实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现以下步骤：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。进一步地，所述获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟的步骤之前，所述一个或者多个程序还可被所述一个或者多个处理器执行，以实现以下步骤：所述子模块生成所有与端口相关的时序路径，并从所述时序路径中选出所述和顶层模块有时序检查的寄存器在子模块内部的时钟延迟。进一步地，所述时钟延迟的若干个统计值包括最大值、最小值、平均值和分布区间。进一步地，所述全芯片中的子模块做完时钟树平衡后的步骤之前，所述一个或者多个程序还可被所述一个或者多个处理器执行，以实现以下步骤：将所述全芯片分为若干个所述子模块和一个所述顶层模块；所述各个子模块单独进行时钟树平衡。本专利技术的技术方案，具有如下有益效果：本专利技术提供的时钟树综合方法以及计算机可读存储介质，通过获取子模块和顶层模块接口处寄存器在子模块内部的时钟延迟(ClockLatency)数值，反标给全芯片进行全局时钟树平衡(ClockTreeBalance)，忽略了子模块内部与顶层模块没有逻辑交互的大量无关寄存器的时钟延迟，提高了反标数值的准确性，使得子模块和顶层模块接口处不会出现大量的时序违例，加快了全芯片时序收敛的速度，缩短了设计周期。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为现有的时钟树平衡原理示意图；图2为本专利技术实施例的一种时钟树综合方法的流程示意图；图3为本专利技术实施例中子模块端口处的时序检查示意图；图4为本专利技术实施例中全芯片和子模块接口处的时钟延迟示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。一个芯片设计中通常存在大量的寄存器，寄存器是时钟沿触发的时序单元，离不开时钟信号。时钟信号要驱动与之相关的所有寄存器，时钟信号到达寄存器的时间我们称之为时钟延迟(ClockLatency)，如图1所示，一个理想的时钟树平衡是到达每个寄存器的时钟延迟一样大。如图2所示，根据本专利技术的一种时钟树综合方法，包括如下步骤：步骤201：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；进一步地，在所述步骤201之前，所述方法还包括：将全芯片分为若干个子模块和一个顶层模块，各个子模块单独进行时钟树平衡。值得说明的是，对做完时钟树综合的子模块来说，时钟信号到各个寄存器的时钟延迟已经确定，子模块内部寄存器到寄存器之间的时序是否能收敛也基本确定，唯一不能确定的时序问题就是子模块和顶层模块接口的地方。因此，本专利技术只获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，而忽略子模块内部与顶层模块没有逻辑交互的大量无关寄存器的时钟延迟，从而获得子模块和顶层模块接口处寄存器在子模块内部的真实时钟延时的数值，由于反标数值的准确，全芯片做完时钟树平衡后，子模块和顶层模块接口处不会出现大量时序违例，能够加快全芯片时序收敛的速度并缩短设计周期。进一步地，所述获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟包括：子模块生成所有与端口相关的时序路径，并从所述时序路径中选出和顶层模块有时序检查的寄存器在子模块内部的时钟延迟。在本专利技术一实施例中，如图3所示，第一寄存器FF1和第二寄存器FF2位于子模块内部，并分别使用相互独立的时钟信号CLKA’与CLKB’，DIN端口为数据输入端口，DOUT端口为数据输出端口，子模块内的BUF为子模块内部做完时钟树平衡后插入的时钟缓冲器。子模块生成所有与端口相关的时序路径，所述时序路径包括DIN端口到FF1数据输入端(FF1/D)、CLKA’到FF1时钟输入端(FF1/CK)和CLKB’到FF2时钟输入端(FF2/CK)，所选出的和顶层模块有时序检查的寄存器为FF1和FF2，其在子模块内部的时钟延迟分别为CLKA’到FF1/CK的时钟延迟和CLKB’到FF2/CK的时钟延迟。进一步地，所述时钟延迟的若干个统计值包括最大值、最小值、平均值和分布区间。步骤202：子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。需要说明的是，选取时钟延迟的哪一个统计值(最大值、最小值、平均值或分布区间)反标给全芯片，需要使用各个统计值反复进行尝试，并根据尝试后得到的时序结果来决定最终使用哪一个统计值，选择时序结果最接近时钟树平本文档来自技高网...

【技术保护点】
1.一种时钟树综合方法，其特征在于，包括：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。

【技术特征摘要】
1.一种时钟树综合方法，其特征在于，包括：全芯片中的子模块做完时钟树平衡后，获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟，计算获取的时钟延迟的若干个统计值；子模块选取时钟延迟的一个统计值反标给全芯片，指导全芯片进行全局时钟树平衡。2.根据权利要求1所述的时钟树综合方法，其特征在于，所述获取和顶层模块有时序检查的寄存器在子模块内部的时钟延迟包括：所述子模块生成所有与端口相关的时序路径，并从所述时序路径中选出所述和顶层模块有时序检查的寄存器在子模块内部的时钟延迟。3.根据权利要求1所述的时钟树综合方法，其特征在于，所述时钟延迟的若干个统计值包括最大值、最小值、平均值和分布区间。4.根据权利要求1所述的时钟树综合方法，其特征在于，所述方法之前还包括：将所述全芯片分为若干个所述子模块和一个所述顶层模块；所述各个子模块单独进行时钟树平衡。5.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现以下步...

【专利技术属性】
技术研发人员：梁燕杰，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东,44