延时电路制造技术

本申请公开一种延时电路，由于增加设置了一个控制开关，所述控制开关连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。

【技术实现步骤摘要】
延时电路
本专利技术涉及集成电路
，尤其涉及一种延时电路。
技术介绍
延时电路是集成电路中的重要组成部分。高性能高精度的延时电路能够极大地提高集成电路地性能。延时电路根据时序要求来设计，保证信号传输在顺序的先后。例如，LED(Light-EmittingDiode，发光二极管)驱动芯片的应用场景中，MCU(微控制单元，MicrocontrollerUnit)控制LED芯片，如果为处理并行任务发出中断信号，并且中断信号导致使能信号长时间保持低电平，则可能导致芯片被误关闭。所以在外部使能和芯片内部使能之间设计一定的延时来防止芯片被误关断。如果中断时间比较长，而芯片延时不够长，那芯片可能会被中断信号直接关断。传统的延时电路通常采用电容充放电延时结构，在实现延时时间较大的情况时，存在电路占用面积较大的问题。
技术实现思路
有鉴于此，本专利技术提供一种延时电路，以解决现有技术中延时电路在实现延时时间较大的情况时，存在的电路占用面积较大的问题。为实现上述目的，本专利技术提供如下技术方案：一种延时电路，包括：电源、第一PMOS管、反相器、电流源和电容；所述第一PMOS管的源极与所述电源相连；所述本文档来自技高网...

【技术保护点】
1.一种延时电路，其特征在于，包括：电源、第一PMOS管、反相器、电流源和电容；所述第一PMOS管的源极与所述电源相连；所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；所述反相器的另一端作为所述延时电路的输出端；所述电容的另一端接地；所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；所述电流源的第二端接地。

【技术特征摘要】
1.一种延时电路，其特征在于，包括：电源、第一PMOS管、反相器、电流源和电容；所述第一PMOS管的源极与所述电源相连；所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；所述反相器的另一端作为所述延时电路的输出端；所述电容的另一端接地；所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；所述电流源的第二端接地。2.根据权利要求1所述的延时电路，其特征在于，所述控制开关包括第一开关管，所述第一开关管的栅极接收方波信号；所述第一开关管的漏极与所述第一PMOS管的漏极相连；所述第一开关管的源极与所述电流源的第一端相连。3.根据权利要求2所述的延时电路，其特征在于，所述第一开关管为第一NMOS管。4.根据权利要求3所述的延时电路，其特征在于，所述电流源包括：电流偏置模块、偏置电流源、第二NMOS管、第三NMOS管；其中，所述电流偏置模块与所述偏置电流源的第一端相连；所述偏置电流源的第二端与所述第二NMOS管的漏极、栅极、以及所述第三NMOS管的栅极相连；所述第二NMOS管的源极接地；所述第三NMOS管的漏极与所述第一NMOS管的源极相连；所述第三NMOS管的源极接地。5.根据权利要求4所述的延时电路，其特征在于，还包括电压跟随电路；所述电压跟随电路连接在所述第一NMOS管的源极与所述第一PMOS管的漏极之间，所述电压跟随电路用于在所述方波信号由低变高时，使所述第一NMOS管的源极电压跟随所述第一PMOS管的漏极的电压。6.根据权利要求5所述的延时电路，其特征在于，所述电压跟随电路包括：第四NMOS管、第二PMOS管、第一电流源、阻抗、第一反向控制开关和第二反向控制开关；所述第一反向控制开关和所述第二反向控制开关的控制信号与所述方波信号的电平信号反相；所述第四NMOS管的源极与所述第一NMOS管的源极相连；所述第四NMOS管的漏极与所述阻抗的一端相连；所述阻抗的另一端连接所述电源；所述第四NMOS管的栅极与所述第一反向控制开关的一端相连；所述电源与所述第二反向控制开关的一端相连，所述第二反向控制开关的另一端与所述第一电流源的第一端相连；所述第一电流源的第二端与所述第一反向控制开关的另一端相连，并连接至所述第二PMOS管的源极；所述第二PMOS管的漏极接地；所述第二PMOS管的栅极连接所述第一PMOS管的漏极。7.根据权利要求6所述的延时电路，其特征在于，所述阻抗为电阻；或者，所述阻抗包括偏置在饱和区的晶体管；当所述阻抗包括晶体管时，所述晶体管的源极与所述电源相连；所述晶体管的漏极与所述第四NMOS管的漏极相连；所述晶体管的栅极接收偏置电压控制。8.根据权利要求5所述的延时电路，其特征在于，所述电压跟随电路包括：运算放大器；所述运算放大器的正相输入端与所述第一NMOS管的源极相连；所述运算放大器的反相输入端与所述运算放大器的输出端相连，并连接至所述第一PMOS管的漏极。9.一种延时电路...

【专利技术属性】
技术研发人员：殷晓文，李冬超，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：上海,31