基体偏压产生电路制造技术

本发明专利技术提供一种基体偏压产生电路，用以提供一基体偏压至一功能电路的一晶体管的基体。此基体偏压产生电路包含：一第一晶体管以及一第二晶体管，其串联连接于一供应电压端以及一接地端之间，且第一晶体管的一控制端耦接该第二晶体管的一控制端；一第三晶体管，其基体电性耦接该第一晶体管与该第二晶体管其中之一的基体，且该第三晶体管的一端耦接该第三晶体管的该基体；一电阻元件，其耦接于该第三晶体管的该端以及该第一晶体管的一电流流入端或是该第二晶体管的一电流流出端之间。第三晶体管的该端上的电压为基体偏压。

【技术实现步骤摘要】
基体偏压产生电路
本专利技术有关于一种基体偏压产生电路，特别是有关于一种能随着供应电源电压的变化而提供适当的基体偏压的基体偏压产生电路。
技术介绍
近年来，物联网应用受到很大的瞩目，不过仍有关键技术须克服。例如，物联网应用所采用的元件必须有极低的功耗，即表示整体电路必须在供应电源电压(VDD)低于晶体管的标准临界电压(thresholdvoltage)的情况下还能正常启动。因此，目前亟需要的是一种基体偏压产生电路，其能让整体电路在较低的供应电源电压下还能正常启动，而当VDD恢复到标准临界电压以上后又能让电路恢复成在临界电压下的正常操作状态，而且尽可能没有漏电流产生。
技术实现思路
本专利技术的目的在于提供一种基体偏压产生电路，其可在当供应电源电压低于晶体管的标准临界电压时提供适当的基体偏压，让功能电路的晶体管的临界电压降低以利于启动，以及当供应电源电压高于晶体管的临界电压时，本专利技术的基体偏压产生电路提供适当的基体偏压以减少漏电流。基于上述目的，本专利技术提供一种基体偏压产生电路，其用以提供一基体偏压至一功能电路的一晶体管的基体，该基体偏压产生电路包含第一晶体管、第二晶体管、第三晶体管本文档来自技高网...

【技术保护点】
1.一种基体偏压产生电路，其特征在于，用以提供一基体偏压至一功能电路的一晶体管的基体，该基体偏压产生电路包含：一第一晶体管以及一第二晶体管，串联连接于一供应电压端以及一接地端之间，且该第一晶体管的一控制端耦接该第二晶体管的一控制端；以及一第三晶体管，该第三晶体管的基体电性耦接该第一晶体管与该第二晶体管其中之一的基体，且该第三晶体管的一端耦接该第三晶体管的该基体；一电阻元件，耦接于该第三晶体管的该端以及该第一晶体管的一电流流入端或是该第二晶体管的一电流流出端之间；其中该第三晶体管的该端上的电压为该基体偏压。

【技术特征摘要】
2017.05.19 TW 1061165351.一种基体偏压产生电路，其特征在于，用以提供一基体偏压至一功能电路的一晶体管的基体，该基体偏压产生电路包含：一第一晶体管以及一第二晶体管，串联连接于一供应电压端以及一接地端之间，且该第一晶体管的一控制端耦接该第二晶体管的一控制端；以及一第三晶体管，该第三晶体管的基体电性耦接该第一晶体管与该第二晶体管其中之一的基体，且该第三晶体管的一端耦接该第三晶体管的该基体；一电阻元件，耦接于该第三晶体管的该端以及该第一晶体管的一电流流入端或是该第二晶体管的一电流流出端之间；其中该第三晶体管的该端上的电压为该基体偏压。2.如权利要求1所述的基体偏压产生电路，其特征在于，该第一晶体管为一NMOS晶体管，该第二晶体管为一PMOS晶体管，该第三晶体管为一PMOS晶体管，且该第三晶体管的该端为漏极，该第三晶体管的该基体电性耦接该第二晶体管的该基体以及该第三晶体管的漏极，而该第一晶体管的源极与基体耦接该接地端，该第二晶体管的源极耦接该供应电压端。3.如权利要求2所述的基体偏压产生电路，其特征在于，该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第二晶体管的漏极。4.如权利要求2所述的基体偏压产生电路，其特征在于，该第三晶体管的漏极以及该第二晶体管的漏极电连接，且该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第一晶体管的漏极。5.如权利要求1所述的基体偏压产生电路，其特征在于，该第一晶体管为一NMOS晶体管，该第二晶体管为一PMOS晶体管，该第三晶体管为一NMOS晶体管，且该第三晶体管的该端为漏极，该第三晶体管的该基体电性耦接该第一晶体管的该基体以及该第三晶体管的漏极，而该第一晶体管的源极耦接该接地端，该第二晶体管的源极与基体耦接该供应电压端。6.如权利要求5所述的基体偏压产生电路，其特征在于，该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第一晶体管的漏极。7.如权利要求5所述的基体偏压产生电路，其特征在于，该第三晶体管的漏极以及该第一晶体管的漏极电连接，且该电阻元件的两端分别耦接于该第三晶体管的漏...

【专利技术属性】
技术研发人员：黄铭信，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾,71