包括扩大的接触孔的半导体器件及其形成方法技术

本发明专利技术提供包括扩大的接触孔的半导体器件及其形成方法。该方法可以包括形成第一线图案和第二线图案。第一线图案具有面向第二线图案的第一侧，并且第二线图案具有面向第一线图案的第二侧。该方法还可以包括在第一线图案的第一侧形成第一间隔件结构，以及在第二线图案的第二侧形成第二间隔件结构。第一间隔件结构和第二间隔件结构可以限定开口。该方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻第一间隔件结构的上部和第二间隔件结构的上部，形成扩展开口；并且在扩展开口中形成第二导体。该扩展开口的宽度可以大于所述开口的下部的宽度。

Semiconductor devices including expanded contact holes and their formation methods

The invention provides a semiconductor device comprising an expanded contact hole and a forming method thereof. The method may include forming a first-line pattern and a second-line pattern. The first line pattern has a first side facing the second line pattern, and the second line pattern has a second side facing the first line pattern. The method may also include forming a first spacer structure on the first side of the first line pattern and a second spacer structure on the second side of the second line pattern. The first spacer structure and the second spacer structure can limit the opening. The method can further include: forming a first conductor in the lower part of the opening; forming an extended opening by etching the upper part of the first spacer structure and the upper part of the second spacer structure; and forming a second conductor in the extended opening. The width of the extended opening may be larger than the width of the lower part of the opening.

【技术实现步骤摘要】
包括扩大的接触孔的半导体器件及其形成方法相关申请的交叉引用本专利申请要求于2017年5月25日向韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0064665号的优先权，该韩国专利申请的公开内容通过引用整体并入本文。
本公开涉及包括扩大的接触孔的半导体器件及其形成方法。
技术介绍
为了高密度、低功耗和高运行速度，半导体器件的元件正变得越来越小，因此，由于例如沉积工艺或蚀刻工艺中的轻微错位或工艺变化而导致的缺陷正在增多。因此，开发用于确保足够工艺余量的制造工艺可能是有益的并且可以改善半导体器件的可靠性。
技术实现思路
根据本公开，提供了可靠性得到改善的高度集成的半导体器件及其制造方法。根据本公开的一个方面，一种形成半导体器件的方法可以包括在衬底上形成多个线图案。所述多个线图案可以包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案可以具有面向所述第二线图案的第一侧，并且所述第二线图案可以具有面向所述第一线图案的第二侧。所述方法可以还包括在所述第一线图案的所述第一侧形成第一间隔件结构，以及在所述第二线图案的所述第二侧形成第二间隔件结构。所述第一间隔件结构和所述第二间隔件结构之间可以限定开口。所述方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻所述第一间隔件结构和所述第二间隔件结构的上部，形成扩展开口；并且在所述第一导体上的所述扩展开口中形成第二导体。所述第一导体的上表面可以低于所述第一线图案和所述第二线图案的上表面。所述扩展开口的宽度可以大于所述开口的下部的宽度。在蚀刻所述第一间隔件结构和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面可以包括凹陷部分，并且所述第二导体的一部分可以形成在所述第一间隔件结构的上表面的凹陷部分中，使得所述第二导体的宽度可以大于所述第一导体的宽度。根据本公开的另一方面，一种形成半导体器件的方法可以包括在衬底上形成多个线图案。所述多个线图案可以包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案可以具有面向所述第二线图案的第一侧，并且所述第二线图案可以具有面向所述第一线图案的第二侧。所述方法可以还包括在所述第一线图案的所述第一侧形成第一间隔件结构，以及在所述第二线图案的所述第二侧形成第二间隔件结构。所述第一间隔件结构和所述第二间隔件结构之间可以限定开口。所述方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻所述第一间隔件结构和所述第二间隔件结构的上部，形成扩展开口；并且在所述第一导体上的所述扩展开口中形成第二导体。所述第一导体的上表面可以低于所述第一线图案和所述第二线图案的上表面。所述扩展开口的宽度可以大于所述开口的下部的宽度。在形成所述扩展开口之后，所述第一间隔件结构和所述第二间隔件结构的上表面可以是基本平坦的，所述第二导体可以与所述第一间隔件结构和所述第二间隔件结构的上表面重叠，并且所述第二导体的宽度可以大于所述第一导体的宽度。蚀刻所述第一间隔件结构和所述第二间隔件结构的上部可以包括：使用pH值为约3或更小且对氧化物膜的蚀刻选择率与对氮化物膜的蚀刻选择率之比为10:1或更小的蚀刻剂，执行湿法蚀刻工艺。根据本公开的又一方面，一种形成半导体器件的方法可以包括在衬底上形成多个线图案。所述多个线图案可以包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案可以具有面向所述第二线图案的第一侧，并且所述第二线图案可以具有面向所述第一线图案的第二侧。所述方法可以还包括在所述第一线图案的所述第一侧形成第一间隔件结构，以及在所述第二线图案的所述第二侧形成第二间隔件结构。所述第一间隔件结构和所述第二间隔件结构之间可以限定开口。所述方法可以进一步包括：在所述开口的下部中形成第一导体；通过蚀刻所述第一间隔件结构和所述第二间隔件结构的上部，形成扩展开口；并且在所述第一导体上的所述扩展开口中形成第二导体。所述第一导体的上表面可以低于所述第一线图案和所述第二线图案的上表面。所述扩展开口的宽度可以大于所述开口的下部的宽度。在蚀刻所述第一间隔件结构和所述第二间隔件结构的上部之后，所述第一间隔件结构和所述第二间隔件结构的上表面可以限定所述扩展开口并且可以被设置为高于所述第一导体的上表面。所述第二导体可以与所述第一间隔件结构和所述第二间隔件结构的上表面重叠，使得所述第二导体的宽度可以大于第一导体的宽度。附图说明通过参照附图对本公开的示例实施例进行详细描述，本公开的上述和其他目标、特征和优点对于本领域普通技术人员将变得更明显，在附图中：图1A是示意性地例示了根据本公开的一个实施例的半导体器件的结构的平面图；图1B、图1C、图1D和图1E分别是沿着图1A中的线A-A'、B-B'、C-C'、D-D'截取的截面图；图2A和图2B是图1B中的区域E的透视图；图2C、图2D和图2E是例示了根据本公开的一个实施例的间隔件结构的各个扩展部分的截面图；图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是示意性例示了根据本公开的一个实施例的制造半导体器件的工艺的平面图，图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是沿着图3A中的线A-A'截取的截面图，图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C是沿着图3A中的线D-D'截取的截面图；以及图11是根据本公开的一个实施例的包括半导体器件的电子系统的框图。具体实施方式如本文所使用的，术语“和/或”包括一个或更多个相关所列项目中的任一个和所有组合。应该理解，“元件A覆盖元件B的表面”(或类似的语言)指元件A在元件B的表面上，但不一定指元件A完全覆盖元件的表面B。还将理解的是，“多个元件中的第一元件和第二元件彼此直接相邻”(或类似的语言)指多个元件中没有一个布置在多个元件中的第一元件和第二元件之间，但不一定指在多个元件中的第一元件和第二元件之间不布置任何东西。图1A是示意性例示了根据本公开的一个实施例的半导体器件的结构的平面图。图1B是沿图1A中的线A-A'截取的截面图。图1C是沿图1A中的线B-B'截取的截面图。图1D是沿着图1A中的线C-C'截取的截面图。图1E是沿着图1A中的线D-D'截取的截面图。根据本公开的一个实施例的半导体器件可以包括动态随机存取存储器(DRAM)。本文中，“一个实施例”可以指本公开的各种实施例、类型、前景或方面之一。参照图1A至图1E，根据本公开的一个实施例的半导体器件10可以包括形成在衬底100上的晶体管TR、第一接触部分DC、位线结构BLS、第二接触部分BC和电容器CAP。衬底100可以被设置为半导体器件10的下部。衬底100可以是半导体衬底或化合物半导体衬底，其包括硅、锗、硅锗或类似物。在一个实施例中，衬底100可以是p型半导体衬底。衬底100可以包括隔离区域102和有源区域104。隔离区域102可以是在有源区域104附近的埋有绝缘材料的区域。绝缘材料可以包括例如氧化硅、氮化硅和/或氮氧化硅。有源区域104可以是衬底100的由隔离区域102包围的隔离区域。在一个实施例中，有源区域104可以形成为如图1A所示的形状和图案。在一个实施例中，有源区域104可以沿如图1A所示的平面图中的第一方向D1纵向延伸。晶体本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，所述方法包括：在衬底上形成多个线图案，所述多个线图案包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案包括面向所述第二线图案的第一侧，并且所述第二线图案包括面向所述第一线图案的第二侧；在所述第一线图案的所述第一侧形成第一间隔件结构，并且在所述第二线图案的所述第二侧形成第二间隔件结构，所述第一间隔件结构和所述第二间隔件结构之间限定开口；在所述开口的下部中形成第一导体，所述第一导体的上表面比所述第一线图案的上表面和所述第二线图案的上表面低；通过蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部，形成扩展开口，所述扩展开口的宽度大于所述开口的下部的宽度；和在所述第一导体上的所述扩展开口中形成第二导体，其中，在蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面包括凹陷部分，并且其中，所述第二导体的一部分被形成在所述第一间隔件结构的上表面的所述凹陷部分中，使得所述第二导体的宽度大于所述第一导体的宽度。

【技术特征摘要】
2017.05.25 KR 10-2017-00646651.一种形成半导体器件的方法，所述方法包括：在衬底上形成多个线图案，所述多个线图案包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案包括面向所述第二线图案的第一侧，并且所述第二线图案包括面向所述第一线图案的第二侧；在所述第一线图案的所述第一侧形成第一间隔件结构，并且在所述第二线图案的所述第二侧形成第二间隔件结构，所述第一间隔件结构和所述第二间隔件结构之间限定开口；在所述开口的下部中形成第一导体，所述第一导体的上表面比所述第一线图案的上表面和所述第二线图案的上表面低；通过蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部，形成扩展开口，所述扩展开口的宽度大于所述开口的下部的宽度；和在所述第一导体上的所述扩展开口中形成第二导体，其中，在蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部之后，所述第一间隔件结构的上表面包括凹陷部分，并且其中，所述第二导体的一部分被形成在所述第一间隔件结构的上表面的所述凹陷部分中，使得所述第二导体的宽度大于所述第一导体的宽度。2.根据权利要求1所述的方法，其中，在所述第一间隔件结构的上表面的所述凹陷部分中的所述第二导体的所述部分的最下端高于所述第一导体的上表面或与所述第一导体的上表面位于基本相同的水平。3.根据权利要求1所述的方法，其中，在所述第一间隔件结构的上表面的所述凹陷部分中的所述第二导体的所述部分的最下端低于所述第一导体的上表面，以及其中，所述第二导体的所述部分的最下端的水平与所述第一导体的上表面的水平之间的距离小于10nm。4.根据权利要求1所述的方法，其中，所述第一间隔件结构包括：在所述第一线图案的所述第一侧的外间隔件；和在所述第一线图案和所述外间隔件之间的中间间隔件，所述中间间隔件比所述外间隔件厚，其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括：蚀刻所述外间隔件的上部和所述中间间隔件的上部，以在所述中间间隔件的上表面中形成所述凹陷部分。5.根据权利要求4所述的方法，其中，所述第一间隔件结构还包括在所述第一线图案和所述中间间隔件之间的内间隔件，其中，蚀刻所述第一间隔件结构的上部和所述第二间隔件结构的上部包括暴露所述内间隔件的外侧，其中，所述方法进一步包括在所述内间隔件的外侧形成封盖层，以及其中，所述封盖层的下部位于所述第一间隔件结构的上表面的所述凹陷部分中。6.根据权利要求5所述的方法，其中，所述内间隔件的密度比所述中间间隔件、所述外间隔件和所述封盖层的密度高。7.根据权利要求4所述的方法，其中，所述外间隔件包括氮化硅层，其中，所述中间间隔件包括氧化硅层，并且其中，所述中间间隔件在形成所述扩展开口之后基本上没有空位。8.根据权利要求4所述的方法，其中，在形成所述扩展开口之后，所述中间间隔件的所述凹陷部分的最下端的水平与所述外间隔件的最上端的水平之间的距离小于所述第一间隔件结构的最厚厚度。9.根据权利要求4所述的方法，其中，在形成所述扩展开口之后，所述外间隔件的最上端和所述中间间隔件的最上端高于所述第一导体的上表面或与所述第一导体的上表面位于基本相同的水平。10.根据权利要求4所述的方法，其中，在形成所述扩展开口之后，所述中间间隔件的所述凹陷部分的最下端低于所述第一导体的上表面，并且所述第一导体的上表面的水平与所述中间间隔件的所述凹陷部分的最下端的水平之间的距离小于10nm。11.根据权利要求1所述的方法，其中，所述第一线图案包括通过所述第一间隔件结构与所述第二导体绝缘的含金属层，并且其中，所述第一间隔件结构的所述凹陷部分的最下端高于所述含金属层的最上端。12.一种形成半导体器件的方法，所述方法包括：在衬底上形成多个线图案，所述多个线图案包括第一线图案和与所述第一线图案直接相邻的第二线图案，所述第一线图案包括面向所述第二线图案的第一侧，并且所述第二线图案包括面向所述第一线图案的第二侧；在所述第一线图案的所述第一侧形成第一间隔件结构，并且在所述第二线图案的所述第二侧形成第二间隔件结构，所述第一间隔件结构和所述第二间隔件结构之间限定开口；在所述开口的下部中形成第一导体，所述第一导...

【专利技术属性】
技术研发人员：孙允镐，申材旭，高镛璇，朴壬洙，郑盛允，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR