一种多器件数据同步的自校正方法技术

本发明专利技术公开了一种多器件数据同步的自校正方法，通过在ADC测试模式下，在FPGA内部对BUFR复位信号的延迟调整，并对多核ADC输出的多路数据进行一致性判断，对其结果进行统计分析得到一个最佳延迟设置值，从而保证ADC多核数据之间的同步；在此基础上，不断调节ADC复位信号的延迟，通过对BUFR同步复位信号最佳延迟值的变化来判断ADC复位信号与采样时钟SCLK之间的关系，最终得到ADC复位信号的最佳延迟值，保证ADC复位的稳定；最后，通过在测试模式下对每片ADC采样数据的判断，调节ADC同步寄存器的值来保证多ADC之间的同步，从而实现多ADC之间数据的稳定拼合，提高采集系统的采样率。

A Self-Correction Method for Data Synchronization of Multi-Devices

The invention discloses a self-tuning method for multi-device data synchronization. By adjusting the delay of BUFR reset signal in the FPGA under the ADC test mode, and judging the consistency of the multi-channel data output by multi-core ADC, the results of which are statistically analyzed to obtain an optimal delay setting value, thereby ensuring the multi-core data of ADC. On this basis, the delay of ADC reset signal is adjusted continuously, and the relationship between ADC reset signal and sampling clock SCLK is judged by the change of the optimal delay value of BUFR synchronous reset signal. Finally, the optimal delay value of ADC reset signal is obtained to ensure the stability of ADC reset. Finally, through the test mode, the optimal delay value of ADC reset signal is ensured. To judge each ADC sample data, adjust the value of ADC synchronization register to ensure the synchronization between multiple ADCs, so as to realize the stable combination of data between multiple ADCs and improve the sampling rate of the acquisition system.

【技术实现步骤摘要】
一种多器件数据同步的自校正方法
本专利技术属于数字信号处理
，更为具体地讲，涉及一种多器件数据同步的自校正方法。
技术介绍
随着科技的快速发展，信号的复杂性日益增加，对采集系统采样率的要求也越来越高，由于单ADC芯片采样率的制约，只能采用多片ADC并行采集的方式来提高系统的采样率。目前较为流行的做法是利用时间交替并行采样(TIADC)技术来提高系统的采样率，且随着采样率的提升，该类系统的架构就呈现出多ADC+多FPGA的复杂形式。然而这类多器件并行采集系统由于复位信号的控制较为复杂，很难做到完全的同时复位，而这种复位信号的不同步往往会导致后续数据失配，最终导致数据拼合的错误。这类同步已成为超高速采集系统实现的关键技术之一。在多ADC、多FPGA的高速并行采集系统中，复位信号的延迟不同步将会导致各个ADC输出的数据同步时钟(DCLK)之间的相位发生错位，并且如果复位信号恰好处于采样时钟的亚稳态区域，就会导致ADC复位后的数据同步时钟相位出现不确定现象，会在复位前后随机出现1个相位变动，从而导致数据失配的发生，最终影响采集系统的稳定性。高速数据采集系统中的n片ADC同时对来自通道的信号进行模数转换操作，通过PLL对采样时钟(SCLK)相位的精确调整，将得到的SD1,...,SDn的采样数据传输到各自的FPGA芯片进行相应的接收处理。对于ADC芯片而言，在复位信号到达之后，芯片会根据复位的时刻产生一个与采样时钟同源的数据同步时钟DCLK。这里以一个四分频的时间关系为例，采样时钟SCLK、同步时钟DCLK和复位信号SYNC之间存在如图1所示的4种可能的相对关系。扩展到更为复杂的情况而言，对于n片ADC芯片组成的系统，如果说各自的采样时钟都进行了M分频的操作，那么最多可以产生M*n种情况，而这也大大增加了数据排序的不确定性。在实际应用当中，由于采样时钟周期越来越小、复位信号的自身抖动，多核ADC芯片的多路数据同步等因素，系统的同步情况将会更加复杂。对单ADC器件而言，在采样时钟的上升沿周围还存在着不确定区间，即工程设计中所说的亚稳态区间，如果复位信号产生于此区间，也会导致最终复位结果的随机性，所以禁止在亚稳态区间对TIADC系统进行复位操作。更进一步说，由于任何时钟信号的周边都存在这亚稳态区间，所以任何一种复位的结果都可能位于其前后任意一个区间。为了系统整体的工作稳定，对于ADC芯片的复位操作就需要进行特殊的处理，于是如何避免这些亚稳态区域是复位延迟调整的关键。传统的做法是以主从的方式，例如以ADC1为主芯片，先对ADC1进行复位操作，将产生的同步时钟传送到FPGA内，用这个同步时钟去对ADC2的复位信号做同步处理，依次类推得到所有的同源复位信号，从而使得相位的固定性，但是这种做法的弊端就是受环境的影响较大，环境一旦变化所引起的延迟变化就会导致校正好的相位再次出现偏移。另外，这种主从结构会导致并行采集系统前端的多片FPGA差异化，这种差异化增加了系统的复杂度，制约了这种高速采集系统的产品化道路。故这类系统需要一种能够自动检测多ADC采样时钟稳定复位区间，并能够对多ADC数据同步自动校正的装置。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提供一种多器件数据同步的自校正方法，在多通道高速数据接收同步自校正的基础上，自动对多个ADC进行稳定可靠的复位且复位后采样数据顺序正确，进而到达多器件数据同步的自校正。为实现上述专利技术目的，本专利技术一种多器件数据同步的自校正方法，其特征在于，包括以下步骤：(1)、将m块高速多核ADC芯片均配置成测试模式；同时配置锁相环输出m路同频采样时钟信号SCLKm至每一片多核ADC；(2)、ADC同步复位控制器发送复位信号ADC_RST，经1:m扇出后，分别送到每一个延时器；(3)、计算多核ADC同步复位的最佳延迟值和BUFR同步复位的最佳延迟值(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～K，调节步进为1，迭代次数为T1；设置延时器的初始延迟值为0，调节步进为8，迭代次数为T2；(3.2)、根据延时器的初始延迟值对复位信号ADC_RST进行延时处理，得到m路的延时复位信号SYNCm；(3.3)、在测试模式下，通过同频采样时钟信号SCLKm和延时复位信号SYNCm的控制，使多核ADC的每一核均输出一路同频的数据同步时钟信号和一路从0-255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；(3.4)、FPGA计算单次循环时BUFR复位信号的最佳延迟值(3.4.1)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到每一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；(3.4.2)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统时钟rxclk信号；(3.4.3)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时时钟域下，并送到多通道数据比较模块MDCM；(3.4.4)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过K+1次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.4.1)；(3.4.5)、控制中心将数字序列用矩阵SingleDR_SYNC＝[an]表示，其中，n＝0～K，an＝auto_cmp＝0或1，用an＝0代表BUFR复位不稳定，用an＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔTbufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于W，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－Q，其中，W和Q均为正整数，具体取值根据系统硬件结构确定；(3.4.6)、判断输入延迟单元当前循环次数是否达到上限T1次，如果达到上限T1次，则计算T1个最佳延迟值b的均值并作为本次循环时BUFR复位信号的最佳延迟值，再进入步骤(3.5)，否则返回步骤(3.4.1)，直到T1次循环后再进入步骤(3.5)；(3.5)、本文档来自技高网...

【技术保护点】
1.一种多器件数据同步的自校正方法，其特征在于，包括以下步骤：(1)、将m块高速多核ADC芯片均配置成测试模式；同时配置锁相环输出m路同频采样时钟信号SCLKm至每一片多核ADC；(2)、ADC同步复位控制器发送复位信号ADC_RST，经1:m扇出后，分别送到每一个延时器；(3)、计算多核ADC同步复位的最佳延迟值和BUFR同步复位的最佳延迟值(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～K，调节步进为1，迭代次数为T1；设置延时器的初始延迟值为0，调节步进为8，迭代次数为T2；(3.2)、根据延时器的初始延迟值对复位信号ADC_RST进行延时处理，得到m路的延时复位信号SYNCm；(3.3)、在测试模式下，通过同频采样时钟信号SCLKm和延时复位信号SYNCm的控制，使多核ADC的每一核均输出一路同频的数据同步时钟信号和一路从0‑255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；(3.4)、FPGA计算单次循环时BUFR复位信号的最佳延迟值(3.4.1)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到每一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；(3.4.2)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统系统时钟rxclk信号；(3.4.3)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时时钟域下，并送到多通道数据比较模块MDCM；(3.4.4)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过K+1次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.4.1)；(3.4.5)、控制中心将数字序列用矩阵SingleDR_SYNC＝[an]表示，其中，n＝0～K，an＝auto_cmp＝0或1，用an＝0代表BUFR复位不稳定，用an＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔTbufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于W，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－Q，其中，W和Q均为正整数，具体取值根据系统硬件结构确定；(3.4.6)、判断输入延迟单元当前循环次数是否达到上限T1次，如果达到上限T1次，则计算T1个最佳延迟值b的均值...

【技术特征摘要】
1.一种多器件数据同步的自校正方法，其特征在于，包括以下步骤：(1)、将m块高速多核ADC芯片均配置成测试模式；同时配置锁相环输出m路同频采样时钟信号SCLKm至每一片多核ADC；(2)、ADC同步复位控制器发送复位信号ADC_RST，经1:m扇出后，分别送到每一个延时器；(3)、计算多核ADC同步复位的最佳延迟值和BUFR同步复位的最佳延迟值(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～K，调节步进为1，迭代次数为T1；设置延时器的初始延迟值为0，调节步进为8，迭代次数为T2；(3.2)、根据延时器的初始延迟值对复位信号ADC_RST进行延时处理，得到m路的延时复位信号SYNCm；(3.3)、在测试模式下，通过同频采样时钟信号SCLKm和延时复位信号SYNCm的控制，使多核ADC的每一核均输出一路同频的数据同步时钟信号和一路从0-255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；(3.4)、FPGA计算单次循环时BUFR复位信号的最佳延迟值(3.4.1)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到每一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；(3.4.2)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统系统时钟rxclk信号；(3.4.3)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时时钟域下，并送到多通道数据比较模块MDCM；(3.4.4)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过K+1次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.4.1)；(3.4.5)、控制中心将数字序列用矩阵SingleDR_SYNC＝[an]表示，其中，n＝0～K，an＝auto_cmp＝0或1，用an＝0代表BUFR复位不稳定，用an＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔTbufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于W，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－Q，其中，W和Q均为正整数，具体取值根据系统硬件结构确定；(3.4.6)、判断输入延...

【专利技术属性】
技术研发人员：黄武煌，孙凯，姜子威，高舰，邱渡裕，赵勇，杨扩军，蒋俊，叶芃，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51