包括时钟发生电路的半导体器件及使用其的半导体系统技术方案

可以提供一种半导体器件。半导体器件可以包括时钟发生电路。时钟发生电路可以被配置成在第一操作模式和第二操作模式二者中接收数据时钟信号以及产生内部时钟信号。

Semiconductor devices including clock generator circuits and semiconductor systems using them

A semiconductor device can be provided. Semiconductor devices may include clock generation circuits. The clock generating circuit can be configured to receive data clock signals and generate internal clock signals in both the first and second operation modes.

【技术实现步骤摘要】
包括时钟发生电路的半导体器件及使用其的半导体系统相关申请的交叉引用本申请要求2017年5月11日向韩国知识产权局提交的编号为10-2017-0058826的韩国专利申请的优先权，其内容通过引用整体合并于此。
各种实施例总体而言可以涉及一种半导体技术，更具体地，涉及一种时钟发生电路、半导体器件和半导体系统。
技术介绍
电子装置可以包括大量的电子元件。作为电子装置的计算机系统可以包括很多用半导体器件配置的电子元件。构成计算机系统的半导体器件可以同步于时钟信号来传输和接收数据。随着系统的工作速度增加，时钟信号的速度持续增加，此外，构成系统的半导体器件被设计成工作于更高的频率。为了对这些半导体器件执行精确的测试，用于测试半导体器件的测试仪器应当能够提供高速时钟信号。用于测试半导体器件的测试仪器昂贵，从而半导体器件的制造商不可能与半导体器件的开发速度一致地频繁更换测试仪器。因此，需要能够通过使用表现较差的测试仪器来对半导体器件执行高速测试的方法。
技术实现思路
在一个实施例中，可以提供一种半导体器件。半导体器件可以包括：时钟发生电路，被配置成：从外部装置接收数据时钟信号，在第一操作模式中接收具有第本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：时钟发生电路，被配置成：从半导体器件外部接收数据时钟信号，在第一操作模式中接收具有第一频率的第一时钟信号对作为数据时钟信号，在第二操作模式中接收具有第二频率的第二时钟信号对以及与第二时钟信号对具有预定相位差的第三时钟信号对作为数据时钟信号，以及产生具有第二频率的多个内部时钟信号；以及数据输入/输出电路，被配置成基于所述多个内部时钟信号来接收或传输数据。

【技术特征摘要】
2017.05.11 KR 10-2017-00588261.一种半导体器件，包括：时钟发生电路，被配置成：从半导体器件外部接收数据时钟信号，在第一操作模式中接收具有第一频率的第一时钟信号对作为数据时钟信号，在第二操作模式中接收具有第二频率的第二时钟信号对以及与第二时钟信号对具有预定相位差的第三时钟信号对作为数据时钟信号，以及产生具有第二频率的多个内部时钟信号；以及数据输入/输出电路，被配置成基于所述多个内部时钟信号来接收或传输数据。2.如权利要求1所述的半导体器件，其中，第二频率为第一频率的一半。3.如权利要求1所述的半导体器件，其中，预定相位差为90度。4.如权利要求1所述的半导体器件，其中，时钟发生电路包括：第一时钟发生电路，被配置成接收第一数据时钟信号以及产生多个第一内部时钟信号；以及第二时钟发生电路，被配置成接收第二数据时钟信号以及产生多个第二内部时钟信号，其中，第一时钟发生电路在第一操作模式中接收第一时钟信号对作为第一数据时钟信号，以及在第二操作模式中接收第二时钟信号对作为第一数据时钟信号，以及其中，第二时钟发生电路在第一操作模式中接收第一时钟信号对作为第二数据时钟信号，以及在第二操作模式中接收第三时钟信号对作为第二数据时钟信号。5.如权利要求4所述的半导体器件，其中，第一时钟发生电路包括：第一时钟缓冲器，被配置成接收第一数据时钟信号；第一正常时钟路径，与第一时钟缓冲器耦接，且被配置成：接收第一数据时钟信号，对第一数据时钟信号分频，以及产生多个第一分频时钟信号；以及第一测试时钟路径，与第一时钟缓冲器耦接，且被配置成：接收第一数据时钟信号，缓冲第一数据时钟信号以及产生第一测试时钟信号。6.如权利要求5所述的半导体器件，其中，第一时钟发生电路还包括：时钟开关，被配置成基于开关控制信号来切断第一时钟缓冲器与第一测试时钟路径之间的耦接。7.如权利要求5所述的半导体器件，其中，第二时钟发生电路包括：第二时钟缓冲器，被配置成接收第二数据时钟信号；第二正常时钟路径，与第二时钟缓冲器耦接，且被配置成：接收第二数据时钟信号，对第二数据时钟信号分频以及产生多个第二分频时钟信号；以及第二测试时钟路径，与第二时钟缓冲器耦接，且被配置成：接收第二数据时钟信号，缓冲第二数据时钟信号以及产生第二测试时钟信号。8.如权利要求7所述的半导体器件，其中，第二时钟发生电路还包括：时钟开关，被配置成基于开关控制信号来切断第二时钟缓冲器与第二测试时钟路径之间的耦接。9.如权利要求7所述的半导体器件，其中，第一时钟发生电路还包括；时钟多路复用器，被配置成在第一操作模式中提供多个第一分频时钟信号作为多个第一内部时钟信号，以及在第二操作模式中提供第一测试时钟信号和第二测试时钟信号作为多个第一内部时钟信号。10.如权利要求7所述的半导体器件，其中，第二时钟发生电路还包括：时钟多路复用器，被配置成在第一操作模式中提供多个第二分频时钟信号作为多个第二内部时钟信号，以及在第二操作模式中提供第一测试时钟信号和第二测试时钟信号作为多个第二内部时钟信号。11.如权利要求4所述的半导体器件，其中，第一时钟发生电路包括：第一时钟缓冲器，被配置成接收第一数据时钟信号；第一辅助时钟缓冲器，被配置成接收第一数据时钟信号；第一正常时钟路径，与第一时钟缓冲器耦接，且被配置成：接收第一数据时钟信号，对第一数据时钟信号分频，以及产生多个第一分频时钟信号；以及第一测试时钟路径，与第一辅助时钟缓冲器耦接，且被配置成：接收第一数据时钟信号，缓冲第一数据时钟信号以及产生第一测试时钟信号。12.如...

【专利技术属性】
技术研发人员：金圭荣，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR