一种提升器件栅控能力的方法技术

技术编号:19431376 阅读:24 留言:0更新日期:2018-11-14 11:50
本发明专利技术涉及一种提升器件栅控能力的方法,包括以下步骤:提供衬底,所述衬底分为器件区和外围区;在所述衬底上沉积第一多晶硅层;在第一多晶硅层上沉积二氧化硅层;去除所述器件区上的二氧化硅层;在所述器件区的第一多晶硅层上沉积第二多晶硅层;去除所述外围区上的二氧化硅层;以及刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极,刻蚀所述外围区上的第一多晶硅层形成第二栅极。本发明专利技术在不影响所述器件区多晶硅高度的条件下,降低所述外围区多晶硅的高度来减少多晶硅的耗尽,以提升器件外围区的栅控能力。本发明专利技术提供的提升器件栅控能力的方法,既有助于提升金属‑氧化物‑半导体(MOS)类器件的栅控能力,又不影响所述器件区的性能。

【技术实现步骤摘要】
一种提升器件栅控能力的方法
本专利技术涉及半导体领域,特别涉及一种提升器件栅控能力的方法。
技术介绍
近年来,在半导体集成电路的存储器件中,闪存的发展尤为迅速。闪存具有集成度高、存取速度快、易于擦除和重写等优点,因而在微机、自动化控制等多项领域得到了广泛的应用。在器件中,控制栅与字线相连,控制信息的读出与写入;浮栅埋在二氧化硅绝缘层,处于电“悬浮”状态,不与外部导通,注入电荷后可长期保存。器件制造工艺中,外围区和器件区的多晶硅通常是同步沉积的,但外围区多晶硅的高度直接影响器件的栅控能力,现有的方式是直接减少器件上外围区多晶硅的沉积量。这种方式的优势是工艺过程简单,劣势是器件区的高度也会相应降低,导致影响器件区器件的性能。因此,急需提供一种提升器件栅控能力的方法,以解决现有技术中器件栅控能力低,器件区多晶硅厚度不够而影响产品性能的问题。
技术实现思路
本专利技术的目的在于提供一种提升器件栅控能力的方法,以解决现有技术中器件栅控能力低,器件区多晶硅厚度不够而影响产品性能的问题。为了解决现有技术中存在的问题,本专利技术提供了一种提升器件栅控能力的方法,其特征在于,包括以下步骤:提供衬底,所述衬底分为器件区和外围区;在所述衬底上沉积第一多晶硅层;在第一多晶硅层上沉积二氧化硅层;去除所述器件区上的二氧化硅层;在所述器件区的第一多晶硅层上沉积第二多晶硅层;去除所述外围区上的二氧化硅层;以及刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极,刻蚀所述外围区上的第一多晶硅层形成第二栅极。可选的,在所述提升器件栅控能力的方法中,第一多晶硅层和第二多晶硅层的厚度范围均为95纳米~105纳米。可选的,在所述提升器件栅控能力的方法中,采用湿法刻蚀工艺去除所述二氧化硅层。可选的,在所述提升器件栅控能力的方法中,所述湿法刻蚀工艺包括采用氢氟酸去除所述二氧化硅层。可选的,在所述提升器件栅控能力的方法中,在所述器件区的第一多晶硅层上沉积第二多晶硅层的同时,所述第二多晶硅层还形成在所述外围区的二氧化硅层上,在去除所述外围区上的二氧化硅层之前,采用化学机械研磨的方法去除所述外围区上的第二多晶硅层。可选的,在所述提升器件栅控能力的方法中,在所述器件区所述衬底上依次设置有隧道氧化层、浮栅层和栅极氧化层。可选的,在所述提升器件栅控能力的方法中,所述器件区衬底上包括依次设置的隧道氧化层、浮栅层和栅极氧化层。可选的,在所述提升器件栅控能力的方法中,刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极的步骤包括:在所述第二多晶硅层上涂光刻胶并进行图案化,接着以图案化的光刻胶为掩膜刻蚀所述第二多晶硅层和所述第一多晶硅层形成第一栅极。可选的,在所述提升器件栅控能力的方法中,刻蚀所述外围区上的第一多晶硅层形成第二栅极的步骤包括:在所述第一多晶硅层上涂光刻胶并进行图案化,接着以图案化的光刻胶为掩膜刻蚀所述第一多晶硅层形成第二栅极。可选的,在所述提升器件栅控能力的方法中,在刻蚀形成第二栅极之后,还包括以下步骤:进行湿法清洗。在本专利技术所提供的提升器件栅控能力的方法,包括以下步骤:在所述衬底上沉积第一多晶硅层;在第一多晶硅层上沉积二氧化硅层;去除所述器件区上的二氧化硅层;在所述器件区的第一多晶硅层上沉积第二多晶硅层;去除所述外围区上的二氧化硅层;以及刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极,刻蚀所述外围区上的第一多晶硅层形成第二栅极。外围区多晶硅栅的高度直接影响金属-氧化物-半导体(MOS)类器件的栅控能力,若直接减少外围区多晶硅的沉积量,会使所述器件区的多晶硅高度也相应降低,导致所述器件区器件性能降低。本专利技术在不影响所述器件区多晶硅高度的条件下,降低衬底上外围区多晶硅的高度来减少多晶硅的耗尽,以提升器件外围区的栅控能力。进一步的,本专利技术提供的提升器件栅控能力的方法,既有助于提升MOS类器件的栅控能力,又不影响所述器件区的性能。附图说明图1为本专利技术实施例提供的提升器件栅控能力的流程图;图2-图9为本专利技术实施例提供的提升器件栅控能力的结构示意图;其中,1-衬底;11-器件区;12-外围区;2-隧道氧化层;3-浮栅层;4-氧化物层;5-氮化物层;6-第一多晶硅层;7-二氧化硅层;8-第二多晶硅层。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书,本专利技术的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本专利技术实施例的目的。在下面的描述中,应该理解,当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时,它可以直接位于另一个层或衬底上,和/或还可以存在插入层。另外,应该理解,当层被称作在另一个层“下”时,它可以直接位于另一个层下,和/或还可以存在一个或多个插入层。另外,可以基于附图进行关于在各层“上”和“下”的指代。请参考图1至图9,图1为本专利技术实施例提供的提升器件栅控能力的方法的流程图;图2-图9为本专利技术实施例提供的提升器件栅控能力的结构示意图。如图1至图9所示,本专利技术提供了一种提升器件栅控能力的方法,包括以下步骤:步骤S1:提供衬底1,所述衬底1分为器件区11和外围区12;步骤S2:在所述衬底1上沉积第一多晶硅层6;步骤S3:在第一多晶硅层6上沉积二氧化硅层7;步骤S4:去除所述器件区11上的二氧化硅层7;步骤S5:在所述器件区11的第一多晶硅层6上沉积第二多晶硅层8;步骤S6:去除所述外围区12上的二氧化硅层7;以及步骤S7:刻蚀所述器件区11上的第二多晶硅层8和第一多晶硅层6形成第一栅极,刻蚀所述外围区12上的第一多晶硅层6形成第二栅极。本专利技术在不影响所述器件区11多晶硅高度的条件下,降低所述外围区12多晶硅的高度来减少多晶硅的耗尽,以提升所述外围区12的栅控能力。进一步的,本专利技术所提供的提升器件栅控能力的方法中,既有助于提升金属-氧化物-半导体(MOS)类器件的栅控能力,又不影响所述器件区11器件的性能。请参考图2,在步骤S1中,所述衬底1的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例,在本实施例中,衬底1选用单晶硅材料构成。在所述衬底1中还可以形成有埋层(图中未示出)等。此外,例如对于PMOS而言,所述衬底1中还可以形成有N阱(图中未示出)。所述衬底1分为器件区11和外围区12,在一个实施例中,在所述器件区11的所述衬底1上依次设置有隧道氧化层2、浮栅层3和栅极氧化层。例如,所述栅极氧化层包括依次层叠设置的氧化物层4、氮化物层5和氧化物层4,即ONO结构。所述氧化物层4例如可以是氧化硅,所述氮化物层5例如可以的氮化硅。进一步的,所述器件区11和所述外围区12可以涵盖之后形成的各个膜层,而不仅仅限于衬底1。由此可知,所述器件区11和所述外围区12上实际上具有不同的高度,即由于外围区12上并未设置有隧道氧化层2、浮栅层3和栅极氧化层,因此相对较低。请继续参考图2,对于步骤S2,进行沉积工艺时所述器件区11和外围区12同时进行。具体的,沉积第一多晶硅层6时,所述器件区11和外围区12会同时增加一层厚度相同的第一多晶硅层6。可以理解的是,在所述第一多晶硅层6形成后,位于所述器件区1本文档来自技高网...

【技术保护点】
1.一种提升器件栅控能力的方法,其特征在于,包括以下步骤:提供衬底,所述衬底分为器件区和外围区;在所述衬底上沉积第一多晶硅层;在第一多晶硅层上沉积二氧化硅层;去除所述器件区上的二氧化硅层;在所述器件区的第一多晶硅层上沉积第二多晶硅层;去除所述外围区上的二氧化硅层;以及刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极,刻蚀所述外围区上的第一多晶硅层形成第二栅极。

【技术特征摘要】
1.一种提升器件栅控能力的方法,其特征在于,包括以下步骤:提供衬底,所述衬底分为器件区和外围区;在所述衬底上沉积第一多晶硅层;在第一多晶硅层上沉积二氧化硅层;去除所述器件区上的二氧化硅层;在所述器件区的第一多晶硅层上沉积第二多晶硅层;去除所述外围区上的二氧化硅层;以及刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极,刻蚀所述外围区上的第一多晶硅层形成第二栅极。2.如权利要求1所述的提升器件栅控能力的方法,其特征在于,第一多晶硅层和第二多晶硅层的厚度范围均为95纳米~105纳米。3.如权利要求1所述的提升器件栅控能力的方法,其特征在于,采用湿法刻蚀工艺去除所述二氧化硅层。4.如权利要求3所述的提升器件栅控能力的方法,其特征在于,所述湿法刻蚀工艺包括采用氢氟酸去除所述二氧化硅层。5.如权利要求1所述的提升器件栅控能力的方法,其特征在于,在所述器件区的第一多晶硅层上沉积第二多晶硅层的同时,所述第二多晶硅层还形成在所述外围区的二氧化硅层上,在去除所述外围区上的二氧化...

【专利技术属性】
技术研发人员:黄胜男罗清威李赟
申请(专利权)人:武汉新芯集成电路制造有限公司
类型:发明
国别省市:湖北,42

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