一种时钟管理电路及基于该电路的服务级芯片制造技术

本发明专利技术公开了一种时钟管理电路及基于该电路的服务级芯片，包括时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数。通过小规模的电路结构降低时钟管理电路对锁相环的选择要求，提高了加固锁相环的通配性和集成灵活性，并针对高可靠的应用需求。相应的提高了服务级芯片中时钟管理单元对锁相环的集成能力，同时保证了时钟管理单元的可靠性。

Clock management circuit and service level chip based on the circuit

The invention discloses a clock management circuit and a service level chip based on the circuit, including a clock management circuit, which is characterized by comprising three frequency dividing circuits for dividing the input clock signals, and the output signals of the three frequency divider circuits are input to the phase-locked loop after the three mode decision, and phase locked loops are locked. The loop is also equipped with a four-choice selector. The four-choice selector inputs information through the PAD_CONF port of the clock management circuit and outputs the corresponding PLL frequency doubling coefficient. The small-scale circuit structure reduces the selection requirement of clock management circuit for PLL, improves the compatibility and integration flexibility of the strengthened PLL, and meets the high reliable application requirements. Correspondingly, the integration ability of clock management unit to PLL in service level chip is improved, and the reliability of clock management unit is guaranteed.

【技术实现步骤摘要】
一种时钟管理电路及基于该电路的服务级芯片
本专利技术属于面向空间应用的高可靠时钟管理电路
；具体涉及一种时钟管理电路及基于该电路的服务级芯片。
技术介绍
时钟管理模块在SoC电路中属全局性设计，是SoC电路功能正常实现的基本保障，而面向空间应用的高可靠设计需求，则对该模块的设计方法提出了更高的要求。受限于芯片管脚的输入频率，或者芯片本身多时钟域规划的要求，芯片内部的高频时钟通常需要内部倍频产生。相对于数字电路的倍频结构，锁相环有着更加稳定，倍频系数更高的优势。因此，SoC通常选择集成锁相环来升高片内时钟信号。然而，即便是锁相环在工艺种类、输出时钟的精度等方面能够满足系统要求，其倍频能力，输入时钟范围等因素也会影响锁相环的集成。较为常见的一种情况是输入时钟范围满足，但是通过倍频配置后得到的频率不能满足设计要求。另一种情况是芯片时钟输入范围不满足锁相环输入频率的要求。面临上述情况时，单纯依靠更换锁相环的方式解决并不现实，这一方面是出于费用、时间等因素的考虑，另一方面是可供选择的锁相环也往往很有限，特别是加固过的锁相环选择余地更小。专利号CN201510980907.3，专利名称为：一种基于锁相环的双模自切换抗辐射加固时钟生成电路，提出了采用两个未加固的锁相环进行双模冗余设计以提高可靠性的办法，但是在条件允许的情况下，选择本身抗辐照性能就有所保证的加固锁相环，从面积、功耗以及可靠性保障方面来看仍为更好的选择。对于输入时钟范围满足，但是通过倍频配置后得到的频率不能满足设计要求的情况，公开号为CN1889364A，专利名称为一种基于锁相环的时钟发生装置，提供了一种解决方法。具体是要求输入时钟先经过锁相环倍频，再根据需要进行分频，以此实现锁相环倍频范围的增大。但对于芯片时钟输入范围不满足锁相环输入频率的要求的情况，该方法并不适用。常见的如锁相环要求的输入的时钟信号上限，仍小于芯片输入时钟信号下限值，使得锁相环无法直接对该输入频率的时钟信号进行倍频的情况，其实也可以通过相应的电路结构解决，但是检索相关文献和专利，尚未发现对该方法的说明。在提高时钟管理模块的可靠性方面，三模冗余是一种典型的加固方法，在保证一定可靠性的同时会增加电路规模。而所增加的电路规模，本身也提高了被粒子打翻的风险。所以对时钟管理电路中的所有结构都进行三模冗余设计并不是保障可靠性最高效的方案。如何在支持灵活集成锁相环的基础上，为时钟管理模块制定均衡高效且具有一定普适性的加固方案，检索相关文献和专利，尚未发现相关的说明。
技术实现思路
本专利技术提供了一种时钟管理电路及基于该电路的服务级芯片；通过小规模的电路结构降低时钟管理电路对锁相环的选择要求，提高了加固锁相环的通配性和集成灵活性，并针对高可靠的应用需求。相应的提高了服务级芯片中时钟管理单元对锁相环的集成能力，同时保证了时钟管理单元的可靠性。本专利技术的技术方案是：一种时钟管理电路，包括时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数；其中锁相环输出的倍频信号与输入时钟信号均接入一个逻辑控制单元，逻辑控制单元通过时钟管理电路的Bypass端口控制该时钟管理电路输出倍频信号或输入时钟信号。更进一步的，本专利技术的特点还在于：其中三模判决是指获取三个分频电路输出中两个或两个以上相同的输出值。其中PAD_CONF端口输入两位信息，并且根据其输入的两位信息对应设置锁相环倍频系数。其中分频电路包括多个二分频寄存器，二分频寄存器的CLK端接入输入时钟信号，二分频寄存器QN端的输出作为其D端的输入。本专利技术的另一技术方案是：一种服务级芯片，该服务级芯片具有上述时钟管理电路，该服务级芯片将时钟管理电路输出的时钟信号传送给处理器和总线及外部设备。其中该服务级芯片还具有时钟域单元，该时钟域单元输出时钟信号作为时钟管理电路的输入时钟信号。与现有技术相比，本专利技术的有益效果是：该装置在保证其可靠性的同时，增强了时钟管理电路对加固锁相环的集成能力，提高了锁相环的集成灵活性。时钟输入后先通过分频电路进行相应的分频后再送入锁相环倍频，能够解决锁相环要求的输入的时钟信号上限仍小于芯片管脚支持的输入时钟信号下限值，使得锁相环无法对该输入频率的时钟信号进行倍频的问题。另外，通过分频，也可以增加锁相环的倍频频率种类，使倍频系数有限的锁相环也能满足多样化的设计需求，提高锁相环的利用率；设置Bypass模式，对倍频时钟和管脚直接输入时钟信号之间的切换进行控制，增加了系统时钟信号的种类，便于测试。更进一步的，在电路规模和可靠性上取得平衡，考虑到时序逻辑可能将粒子翻转产生的毛刺信号当作有效电平采样，从而输出单周期的翻转信号电平，故对分频逻辑采用三模冗余方法加固，而组合逻辑对毛刺较不敏感，接收到毛刺信号后输出仍为毛刺，因此倍频配置逻辑采用精简逻辑的策略提高可靠性。更进一步的，在进行倍频配置时，自行设计逻辑函数取代传统的多路选择器逻辑，在实现相同设计功能的前提下，大幅减小逻辑规模，同时也减小了电路被粒子打翻的概率，有利于可靠性的提高。附图说明图1为本专利技术中时钟管理电路的结构示意图；图2为本专利技术中服务级SoC芯片的结构示意图；图3为本专利技术中分频电路的结构示意图；图4为本专利技术中四选一选择器的逻辑结构示意图。具体实施方式下面结合附图和具体实施例对本专利技术的技术方案进一步说明。本专利技术提供了一种时钟管理电路，使用分频电路对管脚输入时钟信号进行分频，并且将三模判决得到的时钟信号输入到锁相环中进行倍频。针对服务级芯片本身多时钟域的特定输入时钟信号要求，或者输入管脚支持的最低时钟信号仍高于锁相环最高输入时钟信号的情况，可通过本专利技术提供的时钟管理电路解决。考虑到实际应用或者测试情况，锁相环输出的倍频时钟和管脚输入的输入时钟信号可通过Bypass端口输入的信号进行控制切换。具体的，上述时钟管理电路如图1所示，包括三个分频电路，三个分频电路均接入输入时钟信号，并且通过三模判决方式输出时钟信号，具体的三个分频电路的输出值中有两个或两个以上相等的情况下，输出该值作为三模判决的结果；并且将三模判决得到的时钟信号输入给锁相环；其中锁相环上还通过PAD_CONF端口的输入信息，确定锁相环输出对应的倍频系数，具体的如图4所示，PAD_CONF端口的输入参数为两位数信息，因此其对应的有四种组合结果分别为：00,01,10,11；根据实际需求设置对应的倍频系数为：1100,1110,0000,0001，或设置为其他数值。如图3所示，上述分频电路以二分频为例进行说明，且分频寄存器的复位信号撤销值采用两级寄存器同步后输出，当系统复位信号有效时，该复位值有效，从而实现了异步复位，同步撤销的要求，其中二分频寄存器的CLK端为管脚的时钟输入值，QN端的输出继续作为其D端的输入。在本专利技术的装置中，分频电路还可以根据实际情况采用其他分频系数的电路。如图1所示，该时钟管理电路还包括一个逻辑控制单元，且锁相环输出的倍频信号和上述输入分频电路的输入时钟信号均输入逻辑控制单元中，并且逻辑控制单元通过输入的Byp本文档来自技高网...

【技术保护点】
1.一种时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数；所述锁相环输出的倍频信号与输入时钟信号均接入一个逻辑控制单元，逻辑控制单元通过时钟管理电路的Bypass端口控制该时钟管理电路输出倍频信号或输入时钟信号。

【技术特征摘要】
1.一种时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数；所述锁相环输出的倍频信号与输入时钟信号均接入一个逻辑控制单元，逻辑控制单元通过时钟管理电路的Bypass端口控制该时钟管理电路输出倍频信号或输入时钟信号。2.根据权利要求1所述的时钟管理电路，其特征在于，所述三模判决是指获取三个分频电路输出中两个或两个以上相同的输出值。3.根据权利要求1所述的时...

【专利技术属性】
技术研发人员：李红桥，张海金，赵翠华，张洵颖，崔媛媛，田超，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61