电路结构优化装置和机器学习装置制造方法及图纸

本发明专利技术提供一种电路结构优化装置和机器学习装置，能够根据FPGA器件的当前位置或当前时刻降低产生误动作的频率。所述电路结构优化装置具有：状态数据取得部，其取得FPGA器件的当前位置和当前时刻中的至少某一个作为状态数据；电路结构决定部，其根据所述状态数据取得部取得的状态数据，决定所述FPGA器件上的电路结构，输出用于在FPGA器件上再构成决定出的电路结构的指令值。

Circuit structure optimization device and machine learning device

The invention provides a circuit structure optimization device and a machine learning device, which can reduce the frequency of misoperation according to the current position or current moment of the FPGA device. The circuit structure optimization device has: a state data acquisition unit which obtains the current position of the FPGA device and at least one of the current moments as state data; a circuit structure determination unit which determines the circuit structure of the FPGA device according to the state data obtained by the state data acquisition unit and outputs the circuit structure for use in FPG. The instruction value of the circuit structure determined on the A device.

【技术实现步骤摘要】
电路结构优化装置和机器学习装置
本专利技术涉及电路结构优化装置和机器学习装置。
技术介绍
存在如下可编程逻辑器件(PLD：ProgrammableLogicDevice)：在出库后用户针对在制造时所有电路固定的通常集成电路设定所希望的电路结构来发挥功能的器件。作为这样器件的一种即FPAG(FieldProgrammableGateArray，现场可编程门阵列)通过将能够编程的逻辑组件即逻辑块组合，从单纯的逻辑电路到包含存储器要素的复杂电路，可以在根据需要而使用FPGA的现场构成来进行使用。在FPGA中，可以在封装上的任意位置构筑这样的电路。在宇宙射线等所含的中子束射入到FPGA器件时，该中子束与封装内的硼(boron)等碰撞而产生包含α线的大量离子，因该α线使硅内部的电位反转，而产生软错误。另外，作为FPGA器件的软错误涉及的现有技术，例如在日本特开2006-344223号公报，日本特开2016-167669号公报中公开了检测软错误的产生这样的技术。FPGA器件中的软错误的产生概率根据构成FPGA器件的封装材料所含的硼等的密度(硼浓度的高度)而发生变化。图10示出了FPGA器件的概略结构图。如图10所示，当在FPGA器件内存在硼浓度高的区域时，在该区域产生软错误的概率高，因此，通过不在该区域配置电路或者配置拥有错误修正功能或冗余性的抗噪音电路来作为软错误对策。在软错误对策中存在如下方法：例如不在硼等的密度高的位置配置电路的方法、削减一部分非必要功能等来减少电路面积由此降低中子或α线与该电路接触的概率的方法、通过逻辑电路的复用或错误修正电路等附加错误修正功能的方法等。但是，在这样的软错误对策中存在利弊，应用这些软错误对策始终不能说是最佳。例如，减少电路面积的方法需要牺牲部分功能，复用逻辑电路的方法不仅需要较多的电路面积而且还消耗比通常电路结构更多的电力。此外，在附加了基于ECC的错误修正电路时，存在不仅电路面积进一步增加而且消耗电力和发热面积也增加这样的问题。另一方面，FPGA器件中的软错误如上所述因宇宙射线等所含的中子束射入至FPGA器件而产生，因此，中子束射入到FPGA的概率因FPGA器件所在的位置与太阳和地球的位置关系而发生变化。因此，在处于对FPGA器件强烈照射较多宇宙射线的位置时(例如，处于地球上面向太阳的位置时、处于面向太阳的位置的人造卫星上时等)，需要充分地进行上述的软错误对策，另一方面，在处于对FPGA器件并非强烈照射较多宇宙射线的位置时(例如，处于地球上不面向太阳的位置时、处于不面向太阳的位置的人造卫星上时等)，不需要针对上述软错误对策费心。这样，因FPGA器件所在的位置，软错误对策的重要性发生变化。
技术实现思路
因此，本专利技术的目的在于提供一种电路结构优化装置和机器学习装置，能够根据FPGA器件的当前位置或当前时刻来降低误动作产生的频率。本专利技术的电路结构优化装置收集包含FPGA器件的当前位置或当前时刻在内的FPGA器件的状态涉及的数据，根据这些状态数据来决定FPGA器件上的各电路的配置和该电路的变化。然后，根据决定出的各电路的配置和该电路的变化再构成(重新配置)FPGA器件，由此使FPGA器件为在当前位置或当前时刻中获得稳定动作的电路结构。并且，本专利技术的电路结构优化装置将FPGA器件中的软错误的产生次数与FPGA器件上的位置关连起来存储，进行将存储的软错误的产生次数和将FPGA器件的当前位置或当前时刻作为状态数据的机器学习，由此，可以导出获得FPGA器件稳定动作的电路结构。并且，本专利技术的一方式是一种电路结构优化装置，其进行FPGA器件的电路结构与配置的优化，其中，所述电路结构优化装置具有：状态数据取得部，其取得所述FPGA器件的当前位置和当前时刻中的至少某一个作为状态数据；以及电路结构决定部，其根据所述状态数据取得部取得的所述状态数据，决定所述FPGA器件上的电路结构，输出用于在所述FPGA器件上再构成决定出的所述电路结构的指令值。本专利技术的其他方式提供一种电路结构优化装置，具有：状态数据取得部，其取得FPGA器件的电路结构涉及的信息、表示所述FPGA器件的错误产生状态的信息、所述FPGA器件的当前位置和当前时刻中的至少某一个作为状态数据；机器学习装置，其学习所述FPGA器件的电路结构，所述机器学习装置具有：状态观测部，其从所述状态数据取得部观测表示所述FPGA器件的电路结构的FPGA器件的电路结构数据、表示所述FPGA器件的错误产生状态的FPGA错误产生状态数据、以及表示当前位置和当前时刻中的至少某一个的当前位置/时刻数据作为表示环境的当前状态的状态变量；判定数据取得部，其取得表示所述FPGA器件动作状态的是否适合判定结果的判定数据；以及学习部，其使用所述状态变量和所述判定数据，将所述FPGA器件的电路结构与所述FPGA错误产生状态数据以及当前位置/时刻数据关联起来进行学习。本专利技术的其他方式提供一种机器学习装置，其学习FPGA器件的电路结构，其中，所述机器学习装置具有：状态观测部，其观测表示所述FPGA器件的电路结构的FPGA器件的电路结构数据、表示所述FPGA器件的错误产生状态的FPGA错误产生状态数据、以及表示当前位置和当前时刻中的至少某一个的当前位置/时刻数据作为表示环境的当前状态的状态变量；判定数据取得部，其取得表示所述FPGA器件动作状态的是否适合判定结果的判定数据；以及学习部，其使用所述状态变量和所述判定数据，将所述FPGA器件的电路结构与所述FPGA错误产生状态数据以及当前位置/时刻数据关联起来进行学习。通过本专利技术，根据FPGA器件的当前位置或当前时刻来决定FPGA器件的电路结构，由此，可以降低FPGA器件的误动作的频率，可以提升搭载了FPGA器件的装置的运转率。此外，通过学习FPGA器件的错误产生状况和FPGA器件的当前位置或当前时刻的关系，可以更灵活地降低FPGA器件的误动作的频率。附图说明根据参照附图进行的以下实施例的说明，可以明确本专利技术的上述以及其它目的以及特征。这些附图中：图1是第一实施方式涉及的电路结构优化装置的概略功能框图。图2是第二实施方式涉及的电路结构优化装置的概略功能框图。图3是第二实施方式涉及的机器学习装置的概略功能框图。图4是例示电路结构数据S1的图。图5是表示电路结构优化装置的一方式的概略功能框图。图6是表示机器学习方法的一方式的概略流程图。图7A是说明神经元的图。图7B是说明神经网络的图。图8是表示装入了电路结构优化装置的系统的一方式的概略功能框图。图9是表示装入了电路结构优化装置的系统的其他方式的概略功能框图。图10是FPGA器件的概略构造图。具体实施方式以下，与附图一起来说明本专利技术的实施方式。图1是第一实施方式涉及的电路结构优化装置10的概略功能框图。如图1功能块所示，装入有电路结构优化装置10的机械80具有作为机械80的结构要素的FPGA器件100、进行该FPGA器件100的再构成(重新装配(reconfigure))的配置装置110，此外，还具有检测工业机械的当前位置的当前位置检测部82、检测当前时刻的当前时刻检测部84。FPGA器件100承担为了控制机械80所需结构的一部分、机械80提供功能所需结构的一部分。FPGA器件100本文档来自技高网...

【技术保护点】
1.一种电路结构优化装置，其进行FPGA器件的电路结构与配置的优化，其特征在于，所述电路结构优化装置具有：状态数据取得部，其取得所述FPGA器件的当前位置和当前时刻中的至少某一个作为状态数据；以及电路结构决定部，其根据所述状态数据取得部取得的所述状态数据，决定所述FPGA器件上的电路结构，输出用于在所述FPGA器件上再构成决定出的所述电路结构的指令值。

【技术特征摘要】
2017.04.13 JP 2017-0800161.一种电路结构优化装置，其进行FPGA器件的电路结构与配置的优化，其特征在于，所述电路结构优化装置具有：状态数据取得部，其取得所述FPGA器件的当前位置和当前时刻中的至少某一个作为状态数据；以及电路结构决定部，其根据所述状态数据取得部取得的所述状态数据，决定所述FPGA器件上的电路结构，输出用于在所述FPGA器件上再构成决定出的所述电路结构的指令值。2.根据权利要求1所述的电路结构优化装置，其特征在于，所述电路结构优化装置还具有：电路结构表，其与当前位置和当前时刻中的至少某一个关联起来，存储与当前位置或当前时刻相适合的所述FPGA器件上的电路结构，所述电路结构决定部参照所述电路结构表，根据所述状态数据取得部取得的所述状态数据，决定所述FPGA器件上的电路结构。3.根据权利要求1所述的电路结构优化装置，其特征在于，所述电路结构优化装置具有：机器学习装置，其作为所述电路结构决定部来发挥功能，学习FPGA器件的电路结构，所述状态数据取得部还取得所述FPGA器件的电路结构涉及的信息、表示所述FPGA器件的错误产生状态的信息作为状态数据，所述机器学习装置具有：状态观测部，其从所述状态数据取得部观测表示所述FPGA器件的电路结构的FPGA器件的电路结构数据、表示所述FPGA器件的错误产生状态的FPGA错误产生状态数据、以及表示当前位置和当前时刻中的至少某一个的当前位置/时刻数据作为表示环境的当前状态的状态变量；判定数据取得部，其取得表示所述FPGA器件动作状态的是否适合判定结果的判定数据；以及学习部，其使用所述状态变量和所述判定数据，将所述FPGA器件的电路结构与所述FPGA错误产生状态数据以及当前位置/时刻数据关联起来进行学习。4.根据权利要求3所述的电路结构优化装置，其特征在于，所述状态数据取得部还取得所述FPGA器件的发热量、消耗电力和动作速度中的至少某一个作为状态数据，所述状...

【专利技术属性】
技术研发人员：和泉均，栗原健一郎，
申请(专利权)人：发那科株式会社，
类型：发明
国别省市：日本,JP