锁存器电路制造技术

本发明专利技术为一种锁存器电路，包括一前置放大器，对输入的差分信号进行放大；一比较锁存器主体，与前置放大器相连，对放大的该差分信号进行比较锁存；第一对重置管连接该比较锁存器主体的输出和电源；第二对重置管连接该前置放大器输入对管的漏极和电源；该前置放大器输入对管的漏极经一对开关管接地；该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；该对开关管使比较锁存器主体工作时到地通路减少一个管子。由此，减少电路失配对比较精度的影响；减少比较器工作时间，可减少锁存比较器在模数转换器设计中位出错率的贡献。

Latch circuit

The invention relates to a latch circuit, which comprises a preamplifier to amplify the input differential signal; a comparative latch main body connected with a preamplifier to compare and latch the amplified differential signal; a first pair of reset tubes to connect the output and power of the comparative latch main body; and a second pair of reset tubes to connect The preamplifier inputs the drain and power of the counter-transistor; the drain of the input counter-transistor of the preamplifier is grounded by a pair of switching transistors; the gate of the two pairs of reset transistors receives a clock signal, and the gate of the switch transistor receives a delay clock signal of the clock signal; the two pairs of reset transistors are used to change the clock signal from low to high. The comparison latch main body operates in a linear region; the pair of switches reduces the access path of the comparison latch main body by one tube when it works. Thus, the influence of circuit mismatch on the comparison accuracy can be reduced, and the working time of the comparator can be reduced, which can reduce the contribution of the latch comparator to the bit error rate in the design of analog-to-digital converters.

【技术实现步骤摘要】
锁存器电路
本专利技术涉及CMOS集成电路设计领域，特别是涉及一种速度增强失配减小的新型StrongARM锁存器电路。
技术介绍
请参阅图1所示，现有技术的StrongARM锁存器电路主要有两种工作状态（StrongARM的英文全称为StrongAdvancedRISCMachine，支持WinCE3.0-PocketPC系统的RISC——精简指令集的处理器。）当CLK为低时，电流尾管M0断开，M7、M8将VOUTP和VOUTN两输出重置并拉到高，锁存器处于输出重置状态。当CLK为高时，电流尾管M0开启，输入对管M1、M2将输入信号VINP和VINN放大并引入A、B两电路节点，接着，传入上方由M3-M6组成的CMOS锁存器进行比较锁存。本结构为经典动态比较器设计，结构简单，无静态功耗。但由于重置阶段使得M3、M4两管的栅极和漏极电压均预充至高，使得其在CLK信号由高变低的一瞬间将M3、M4偏置在饱和区。这样，M3、M4两管对于比较器电压失配的贡献提高，减小了比较器位分辨率。同时M1、M2两输入对管处于线性区，将会提供比较低的放大增益，整体比较器工作速度会受较大影响。由此可见，现有技术的StrongARM锁存器电路存在以下缺陷：比较器工作时间较长，模数转换器（ADC）设计中位出错率（BitErrorRate）的贡献占比高，所述电路失配对比较精度的影响大。对于高速模数转换器设计，这些缺陷尤为凸显，在同样的工作时间下会影响信号建立精度，降低了模数转换器（ADC）的分辨率。
技术实现思路
本专利技术提供一种锁存器电路，其主要目的在于减少比较器工作时间，减少锁存器电路对于模数转换器（ADC）设计中位出错率（BitErrorRate）的贡献；可以减少电路失配对比较精度的影响。为达前述目的，本专利技术提供一种锁存器电路，包括：一前置放大器，该前置放大器包括一输入对管，用于对输入的差分信号进行放大；一比较锁存器主体，与前置放大器相连，用于对放大的该差分信号进行比较锁存；一第一对重置管，连接该比较锁存器主体的输出和该锁存器电路的电源；一第二对重置管，连接该前置放大器的输入对管的漏极和该锁存器电路的电源；一对开关管，该前置放大器输入对管的漏极经该对开关管接地；该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；该对开关管使得该比较锁存器主体工作时到地通路减少一个管子，例如MOS管。优选地，该第一对重置管由一第一PMOS管和一第二PMOS管组成，该第一PMOS管的源极和该第二PMOS管的源极共同连接至该锁存器电路的电源，该第一PMOS管的漏极和该第二PMOS管的漏极分别连接至该比较锁存器主体的输出，该第一PMOS管的栅极和该第二PMOS管的栅极接收该时钟信号；该第二对重置管由一第三PMOS管和一第四PMOS管组成，该第三PMOS管的源极和该第四PMOS管的源极共同连接至该锁存器电路的电源，该第三PMOS管的漏极和该第四PMOS管的漏极分别连接该前置放大器的输入对管的漏极，该第三PMOS管的栅极和该第四PMOS管的栅极接收该时钟信号。优选地，该对开关管由一第一NMOS管和一第二NMOS管组成，该第一NMOS管的源极和该第二NMOS管的源极分别连接至该前置放大器的输入对管的漏极，该第一NMOS管的漏极和该第二NMOS管的漏极分别接地，该第一PMOS管的栅极和该第二PMOS管的栅极接收该延迟时钟信号。优选地，该延迟时钟信号比该时钟信号延迟50ps。优选地，该锁存器电路还包括一电流尾管，该电流尾管为一第三NMOS管，该第三NMOS管的源极接地，该第三NMOS管的栅极接该时钟信号；该前置放大器包括一对NMOS差分对管，该对NMOS差分对管由一第四NMOS管和一第五NMOS管组成，该第四NMOS管的源极和一第五NMOS管的源极共同连接该第三NMOS管的漏极，该第四NMOS管的栅极和一第五NMOS管的栅极接收该差分信号；该比较锁存器主体包括一CMOS比较锁存器，该CMOS比较锁存器由一第五PMOS管、一第六PMOS管、一第六NMOS管、一第七NMOS管组成，该第五PMOS管的源极和该第六PMOS管的源极共同连接该锁存器电路的电源，该第五PMOS管的栅极和该第六PMOS管的漏极共同连接该第四PMOS管的漏极和该第五NMOS管的漏极，该第六PMOS管的栅极和该第五PMOS管的漏极共同连接该第三PMOS管的漏极和该第四NMOS管的漏极。优选地，该锁存器电路还包括电容比例分配型输入产生器，该电容比例分配型输入产生器用以产生该输入的差分信号，该输入的差分信号为VINP和VINN，VINP端的电容比例分配型输入产生器包括一第八NMOS管、一第九NMOS管、一第十NMOS管、一第十一NMOS管、一第十二NMOS管、第一输入电容Cin、第一基准电容Cref，该第八NMOS管的源极连接输入信号VN、栅极连接与该时钟信号反相的反相时钟信号、漏极连接该第一输入电容的一端和该第九NMOS管的源极，该第九NMOS管的漏极还连接该第一输入电容的该端、栅极连接该时钟信号、源极接地，该第十NMOS管的源极连接基准信号VREFP、栅极连接该反相时钟信号、漏极连接该第一基准电容的一端和该第十一NMOS管的源极，该第十一NMOS管的漏极还连接该第一基准电容的该端、栅极连接该时钟信号、源极接地，该第十二NMOS管的源极接地、栅极连接该反相时钟信号、漏极和该第一输入电容另一端以及该第一基准电容的另一端连接VINP端；VINN端的电容比例分配型输入产生器包括一第十三NMOS管、一第十四NMOS管、一第十五NMOS管、一第十六NMOS管、一第十七NMOS管、第二输入电容Cin、第二基准电容Cref，该第十三NMOS管的源极连接输入信号VP、栅极连接该反相时钟信号、漏极连接该第二输入电容的一端和该第十四NMOS管的源极，该第十四NMOS管的漏极还连接该第二输入电容的该端、栅极连接该时钟信号、源极接地，该第十五NMOS管的源极连接基准信号VREFN、栅极连接该反相时钟信号、漏极连接该第二基准电容的一端和该第十六NMOS管的源极，该第十六NMOS管的漏极还连接该第二基准电容的该端、栅极连接该时钟信号、源极接地，该第十七NMOS管的源极接地、栅极连接该反相时钟信号、漏极和该第二输入电容另一端以及该第二基准电容的另一端连接VINN端。优选地，该输入的差分信号的阈值电压满足下列公式，VINN=Cref/Cin*VREFN，VINP=Cref/Cin*VREFP。优选地，该锁存器电路的电源电压为3.3V。优选地，该锁存器电路的电源电压为1V-1.2V。由此可见，提出一种锁存器电路可以减少比较器工作时间，减少锁存器电路对于模数转换器（ADC）设计中位出错率（BitErrorRate）的贡献；可以减少电路失配对比较精度的影响。这些改善对于高速模数转换器设计显得尤为重要，也使得在同样的工作时间下信号建立精度提高，间接提高模数转换器（ADC）的分辨率。附图说明图1为现有技术的StrongARM型锁存器电路。图2为本专利技术锁存器电路的一实施例。图3为本专利技术锁存器电路的具有电容比例分配型输入产生器又一实施例。本文档来自技高网...

【技术保护点】
1.一种锁存器电路，包括：一前置放大器，该前置放大器包括一输入对管，用于对输入的差分信号进行放大；一比较锁存器主体，与前置放大器相连，用于对放大的该差分信号进行比较锁存；其特征在于，还包括：一第一对重置管，连接该比较锁存器主体的输出和该锁存器电路的电源；一第二对重置管，连接该前置放大器的输入对管的漏极和该锁存器电路的电源；一对开关管，该前置放大器输入对管的漏极经该对开关管接地；该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；该对开关管使得该比较锁存器主体工作时到地通路减少一个管子。

【技术特征摘要】
1.一种锁存器电路，包括：一前置放大器，该前置放大器包括一输入对管，用于对输入的差分信号进行放大；一比较锁存器主体，与前置放大器相连，用于对放大的该差分信号进行比较锁存；其特征在于，还包括：一第一对重置管，连接该比较锁存器主体的输出和该锁存器电路的电源；一第二对重置管，连接该前置放大器的输入对管的漏极和该锁存器电路的电源；一对开关管，该前置放大器输入对管的漏极经该对开关管接地；该二对重置管的栅极接收一时钟信号，该对开关管的栅极接收该时钟信号的延迟时钟信号；该二对重置管用以在该时钟信号从低变为高时使得该比较锁存器主体工作处于线性区；该对开关管使得该比较锁存器主体工作时到地通路减少一个管子。2.如权利要求1所述的锁存器电路，其特征在于，该第一对重置管由一第一PMOS管和一第二PMOS管组成，该第一PMOS管的源极和该第二PMOS管的源极共同连接至该锁存器电路的电源，该第一PMOS管的漏极和该第二PMOS管的漏极分别连接至该比较锁存器主体的输出，该第一PMOS管的栅极和该第二PMOS管的栅极接收该时钟信号；该第二对重置管由一第三PMOS管和一第四PMOS管组成，该第三PMOS管的源极和该第四PMOS管的源极共同连接至该锁存器电路的电源，该第三PMOS管的漏极和该第四PMOS管的漏极分别连接至该前置放大器的输入对管的漏极，该第三PMOS管的栅极和该第四PMOS管的栅极接收该时钟信号。3.如权利要求1或2所述的锁存器电路，其特征在于，该对开关管由一第一NMOS管和一第二NMOS管组成，该第一NMOS管的源极和该第二NMOS管的源极分别连接至该前置放大器的输入对管的漏极，该第一NMOS管的漏极和该第二NMOS管的漏极分别接地，该第一PMOS管的栅极和该第二PMOS管的栅极接收该延迟时钟信号。4.如权利要求1-3之一所述的锁存器电路，其特征在于，该延迟时钟信号比该时钟信号延迟50ps。5.如权利要求1-4之一所述的锁存器电路，还包括一电流尾管，其特征在于，该电流尾管为一第三NMOS管，该第三NMOS管的源极接地，该第三NMOS管的栅极接该时钟信号；该前置放大器的输入对管为一对NMOS差分对管，该对NMOS差分对管由一第四NMOS管和一第五NMOS管组成，该第四NMOS管的源极和一第五NMOS管的源极共同连接该第三NMOS管的漏极，该第四NMOS管的栅极和一第五NMOS管的栅极接收该差分信号；该比较锁存器主体包括一CMOS比较锁存器，该CMOS比较锁存器由一第五PMOS管、一第六PMOS管、一第六NMOS管、一第七NMOS管组成，该第五PMOS管的源极和该第六PMOS管的源极共同...

【专利技术属性】
技术研发人员：张宁，邱雯婷，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31