时钟控制的施密特触发器及其在锁存器中的应用制造技术

本发明专利技术公开了一种时钟控制的施密特触发器，第一晶体管的源极与VDD连接，其栅极输入CLKB，其漏极与第二晶体管的源极连接；第二晶体管的漏极与第三、四晶体管的源极连接，第四晶体管的漏极接地；第三晶体管和第三NMOS晶体管的漏极与第四晶体管和第四NMOS晶体管的栅极连接；第三、四NMOS晶体管的源极与第二NMOS晶体管的漏极连接，第四NMOS晶体管的漏极与VDD连接；第二NMOS晶体管的源极与第一NMOS晶体管的漏极连接；第一NMOS晶体管的栅极输入CLK，其源极接地；第二、三晶体管的栅极、第二、三NMOS晶体管的栅极作为输入端。本发明专利技术还公开了所述施密特触发器在锁存器中的应用。本发明专利技术具有高阈值，能过滤输入端软错误。

Clock controlled Schmidt flip flop and its application in latch

The invention discloses a clock-controlled Schmitt flip-flop, in which the source of the first transistor is connected with VDD, the gate input CLKB, the drain of the second transistor is connected with the source of the second transistor, the drain of the second transistor is connected with the source of the third and fourth transistors, the drain of the fourth transistor is grounded, the third transistor and the third NMOS crystal. The drain of the transistor is connected to the gate of the fourth transistor and the fourth NMOS transistor; the source of the third and fourth NMOS transistor is connected to the drain of the second NMOS transistor; the drain of the fourth NMOS transistor is connected to the VDD; the source of the second NMOS transistor is connected to the drain of the first NMOS transistor; and the gate input of the first NMOS transistor is CLK, and the drain of the The source electrode is grounded; the gate of the second, third transistor and the gate of the second, third NMOS transistor are used as input terminals. The invention also discloses the application of the Schmidt trigger in the latch. The invention has a high threshold and can filter soft input errors.

【技术实现步骤摘要】
时钟控制的施密特触发器及其在锁存器中的应用
本专利技术涉及半导体集成电路领域，特别是涉及一种时钟控制的高阈值施密特触发器。本专利技术还涉及所述时钟控制的高阈值施密特触发器在锁存器设计中的应用。
技术介绍
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。例如：当单个高能粒子穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子翻转成为软错误的一个重要来源。
技术实现思路
本专利技术要解决的技术问题是提供一种时钟控制的施密特触发器，具有高阈值，能较好的过滤输入端软错误；为此，本专利技术还要提供一种所述时钟控制的施密特触发器在锁存器设计中的应用。为解决上述技术问题，本专利技术的时钟控制的施密特触发器，由四个PMOS晶体管和四个NMOS晶体管组成；第一PMOS晶体管的源极与电本文档来自技高网...

【技术保护点】
1.一种时钟控制的施密特触发器，其特征在于：由四个PMOS晶体管和四个NMOS晶体管组成；第一PMOS晶体管的源极与电源电压端VDD相连接，其栅极输入信号CLKB，其漏极与第二PMOS晶体管的源极相连接；第二PMOS晶体管的漏极与第三PMOS晶体管的源极和第四PMOS晶体管的源极相连接，，第四PMOS晶体管的漏极接地；第三PMOS晶体管的漏极与第三NMOS晶体管的漏极、第四PMOS晶体管的栅极和第四NMOS晶体管的栅极相连接，且其连接的节点作为施密特触发器的输出端Vo；第三NMOS晶体管的源极与第二NMOS晶体管的漏极和第四NMOS晶体管的源极相连接，第四NMOS晶体管的漏极与电源电压端VDD...

【技术特征摘要】
1.一种时钟控制的施密特触发器，其特征在于：由四个PMOS晶体管和四个NMOS晶体管组成；第一PMOS晶体管的源极与电源电压端VDD相连接，其栅极输入信号CLKB，其漏极与第二PMOS晶体管的源极相连接；第二PMOS晶体管的漏极与第三PMOS晶体管的源极和第四PMOS晶体管的源极相连接，，第四PMOS晶体管的漏极接地；第三PMOS晶体管的漏极与第三NMOS晶体管的漏极、第四PMOS晶体管的栅极和第四NMOS晶体管的栅极相连接，且其连接的节点作为施密特触发器的输出端Vo；第三NMOS晶体管的源极与第二NMOS晶体管的漏极和第四NMOS晶体管的源极相连接，第四NMOS晶体管的漏极与电源电压端VDD相连接；第二NMOS晶体管的源极与第一NMOS晶体管的漏极相连接，第一NMOS晶体管的栅极输入时钟信号CLK，第一NMOS晶体管的源极接地；第二PMOS晶体管的栅极、第三PMOS晶体管的栅极、第三NMOS晶体管的栅极和第二NMOS晶体管的栅极作为施密特触发器的输入端VI；其中，信号CLKB为...

【专利技术属性】
技术研发人员：蒋建伟，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31