低动态电阻低电容二极管制造技术

在所描述的示例中，半导体器件(100)的低动态电阻低电容二极管(114)包含重掺杂n型衬底(102)。1微米至5微米厚的轻掺杂n型层(104)被设置在n型衬底(102)上。3微米至8微米厚的轻掺杂p型层(106)被设置在n型层(104)上。半导体器件(100)的低动态电阻低电容二极管(114)包含p型掩埋层(120)，该p型掩埋层具有在1×1017cm‑3以上的峰值掺杂物密度并且从p型层(106)延伸穿过n型层(104)至n型衬底(102)。该低动态电阻低电容二极管(114)还包含设置在p型层(106)中的n型区(122)，该n型区延伸到p型层(106)的顶表面(124)。

【技术实现步骤摘要】
【国外来华专利技术】低动态电阻低电容二极管
本专利技术总体上涉及半导体器件，并且更确切地涉及半导体器件中的二极管。
技术介绍
具有低动态电阻和低电容的二极管在电子电路(例如静电放电(ESD)保护电路)中是有用的。低电容通过与反向偏置二极管串联的正向偏置二极管的轻掺杂层来实现。反向偏置二极管具有在衬底上方的重掺杂掩埋层，所述重掺杂掩埋层设定击穿电压。在提供期望的击穿电压的同时，二极管的最小化动态电阻和电容是期望的。在一些应用中，期望的击穿电压可以是6伏至8伏。在其它应用中，期望的击穿电压可以明显较高，例如在20伏至40伏的范围中。动态电阻受衬底的电导率限制。增加衬底中的掺杂物密度以改进动态电阻将不利地减小击穿电压。同时实现动态电阻和击穿电压的期望值已经是有问题的。
技术实现思路
在所描述的示例中，半导体器件包含具有在1×1018cm-3以上的掺杂物密度的n型衬底。1微米至5微米厚的具有小于1×1016cm-3的掺杂物密度的n型层被设置在n型衬底上。3微米至8微米厚的具有小于1×1015cm-3的掺杂物密度的p型层被设置在n型层上。低动态电阻低电容二极管(在本文中被称为半导体器件的LR-LC二极管)包含具有在1×1017cm-3以上的峰值掺杂物密度的p型掩埋层，所述p型掩埋层从p型层延伸穿过n型层至n型衬底。LR-LC二极管还包含设置在p型层中的n型区，所述n型区延伸到p型层的顶表面。在一些示例中，半导体器件包含处于背靠背配置中的第一双向二极管和第二双向二极管。每一个双向二极管包含通过隔离结构分隔开的LR-LC二极管和并联二极管。附图说明图1是具有包含LR-LC二极管的双向二极管的示例半导体器件的横截面。图2A至图2E是在示例形成方法的连续阶段中描绘的图1的半导体器件的横截面。图3是具有包含LR-LC二极管的一对双向二极管的另一示例半导体器件的横截面。具体实施方式附图未必按比例绘制。一些图示说明的动作可以以不同的次序发生和/或与其它动作或事件同时发生。此外，并不需要所有图示说明的动作或事件来实施方法。半导体器件包含LR-LC二极管。半导体器件具有n型衬底。1微米至5微米厚的轻掺杂n型层被设置在n型衬底上。3微米至8微米厚的轻掺杂p型层被设置在n型层上。LR-LC二极管包含从p型层延伸穿过n型层至n型衬底的局部化p型掩埋层。LR-LC二极管还包含设置在p型层中的n型区(可能是n型阱)，所述n型区延伸到p型层的顶表面；n型区与埋置的p型层隔开至少2微米。在p型掩埋层与n型衬底之间的边界处的第一pn结设定LR-LC二极管的击穿电压。在p型层与n型区之间的边界处的第二pn结设定LR-LC二极管的电容。LR-LC二极管可以是双向二极管的一部分，该双向二极管包含具有在p型层与n型层之间的第三pn结的并联二极管。并联二极管没有任何p型掩埋层。LR-LC二极管例如通过深槽隔离结构与并联二极管横向隔离；LR-LC二极管和并联二极管共享n型衬底。双向二极管的第一端子耦合到LR-LC二极管的n型区并通过在n型层之上的p型层中的p型区(可能是p型阱)耦合到并联二极管的p型层。双向二极管的第二端子可以耦合到n型衬底。共享n型衬底的一对双向二极管可以具有背靠背配置，其中第一外部连接件连接到所述对中的第一双向二极管的第一端子，并且第二外部连接件连接到所述对中的第二双向二极管的第一端子。图1是具有包含LR-LC二极管的双向二极管的示例半导体器件的横截面。半导体器件100包含n型衬底102。n型衬底102具有大于1×1018cm-3的平均掺杂物密度。例如，衬底102可以是体硅晶圆的一部分。半导体器件100包含设置在衬底102上的硅基半导体材料(例如掺磷晶体硅)的轻掺杂n型层104。n型层104为1微米至5微米厚，并且具有小于1×1016cm-3的平均掺杂物密度。n型层104可以是形成于衬底102上的外延层。半导体器件100包含设置在n型层104上的硅基半导体材料(例如掺硼晶体硅)的轻掺杂p型层106。p型层106为3微米至8微米厚，并且具有小于1×1015cm-3的平均掺杂物密度。p型层106可以是形成于n型层104上的外延层。一个或多个隔离结构108横向隔离用于LR-LC二极管114的区域并横向隔离用于并联二极管116的区域。隔离结构108可以是深槽隔离结构108，该深槽隔离结构具有介电内衬(liner)110和在介电内衬110上的被称为多晶硅(polysilicon)的多晶体硅(polycrystallinesilicon)的场板112，如图1中所描绘。隔离结构108的其它物理形式在此示例的范围内。LR-LC二极管114和并联二极管116是双向二极管118的组件。p型掩埋层120被设置在LR-LC二极管114中，从p型层106延伸穿过n型层104至衬底102。n型层104在图1中以虚线描绘在p型掩埋层120中。p型掩埋层120具有大于1×1017cm-3的峰值掺杂物密度。p型掩埋层120可以横向延伸跨过LR-LC二极管114，如图1中所描绘。n型区122在LR-LC二极管114中被设置在p型层106中。n型区122可以是延伸到p型层106的顶表面124的n型阱122。n型区122可以包含接触p型层106的至少100纳米厚的较轻掺杂外部部分126，以及在较轻掺杂外部部分126下方和周围的较重掺杂内部部分128。例如，较轻掺杂外部部分126可以具有1×1016cm-3至1×1017cm-3的平均掺杂物密度。并且，例如，较重掺杂内部部分128可以具有1×1017cm-3至3×1019cm-3的平均掺杂物密度。LR-LC二极管114的第一pn结130在p型掩埋层120与n型衬底102之间的边界处。第二pn结132在p型层106与n型区122之间的边界处。第一pn结130和第二pn结132串联。LR-LC二极管114的击穿电压通过p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度两者来确定。p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度的期望值可以通过为n型层104的厚度和p型掩埋层120的峰值掺杂物密度选择适当的值来实现。增加n型层104的厚度将会使p型掩埋层120中的掺杂分布的峰值移动远离衬底102，并且因此减小p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度，并且因此增加击穿电压。相反地，增加p型掩埋层120的峰值掺杂物密度将增加p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度，并且因此减小击穿电压。如果p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度是约2×1018cm-3至约5×1018cm-3，则击穿电压可以是6伏至8伏。击穿电压的这一范围可以通过具有5×1019cm-3至7×1019cm-3的平均掺杂物密度的n型衬底102、具有1.5微米至2.5微米的厚度的n型层104以及具有5×1018cm-3至1×1019cm-3的峰值掺杂物密度的p型掩埋层120来实现。在ESD保护电路中使用具有6伏至8伏的击穿电压的LR-LC二极管114可以有利地本文档来自技高网...

【技术保护点】
1.一种半导体器件，其包括：n型衬底，其具有大于1×1018cm‑3的平均掺杂物密度；设置在所述n型衬底上的1微米至5微米厚的n型层，所述n型层具有小于1×1016cm‑3的平均掺杂物密度；设置在所述n型层上的3微米至8微米厚的p型层，所述p型层具有小于1×1015cm‑3的平均掺杂物密度；以及低电阻低电容二极管即LR‑LC二极管，其包括：p型掩埋层，所述p型掩埋层从所述p型层延伸穿过所述n型层至所述n型衬底，所述p型掩埋层具有大于1×1017cm‑3的峰值掺杂物密度；以及n型区，所述n型区被设置在所述p型层中并延伸到所述p型层的顶表面。

【技术特征摘要】
【国外来华专利技术】2016.01.08 US 14/991,8811.一种半导体器件，其包括：n型衬底，其具有大于1×1018cm-3的平均掺杂物密度；设置在所述n型衬底上的1微米至5微米厚的n型层，所述n型层具有小于1×1016cm-3的平均掺杂物密度；设置在所述n型层上的3微米至8微米厚的p型层，所述p型层具有小于1×1015cm-3的平均掺杂物密度；以及低电阻低电容二极管即LR-LC二极管，其包括：p型掩埋层，所述p型掩埋层从所述p型层延伸穿过所述n型层至所述n型衬底，所述p型掩埋层具有大于1×1017cm-3的峰值掺杂物密度；以及n型区，所述n型区被设置在所述p型层中并延伸到所述p型层的顶表面。2.根据权利要求1所述的半导体器件，其中：所述n型衬底的平均掺杂物密度为5×1019cm-3至7×1019cm-3；所述n型层的厚度为1.5微米至2.5微米；并且所述p型掩埋层的峰值掺杂物密度为5×1018cm-3至1×1019cm-3。3.根据权利要求2所述的半导体器件，其中所述LR-LC二极管具有6伏至8伏的击穿电压。4.根据权利要求1所述的半导体器件，其中：所述n型衬底的平均掺杂物密度为1×1019cm-3至5×1019cm-3；所述n型层的厚度为2.5微米至3.0微米；并且所述p型掩埋层的峰值掺杂物密度为5×1017cm-3至2×1018cm-3。5.根据权利要求4所述的半导体器件，其中所述LR-LC二极管具有20伏至40伏的击穿电压。6.根据权利要求1所述的半导体器件，所述n型区包括具有1×1017cm-3至3×1019cm-3的平均掺杂密度的较重掺杂内部部分，以及在所述较重掺杂内部部分下方并围绕所述较重掺杂内部部分的至少100纳米厚的较轻掺杂外部部分，所述较轻掺杂外部部分具有1×1016cm-3至1×1017cm-3的平均掺杂密度。7.根据权利要求1所述的半导体器件，其包括横向包围所述LR-LC二极管的隔离结构，所述隔离结构从所述p型层的所述顶表面延伸到在所述p型掩埋层下方的所述n型衬底。8.根据权利要求1所述的半导体器件，其包括：并联二极管，所述并联二极管包括p型区，所述p型区被设置在所述p型层中并延伸到所述p型层的所述顶表面且与所述n型层竖直隔开至少一微米，所述p型区具有至少1×1017cm-3的平均掺杂物密度，所述并联二极管没有所述p型掩埋层；至少一个隔离结构，所述隔离结构横向分隔所述LR-LC二极管与所述并联二极管，所述隔离结构从所述p型层的所述顶表面延伸到在所述p型掩埋层下方的所述n型衬底；第一端子，所述第一端子直接电耦合到所述n型区和所述p型区；以及第二端子，所述第二端子直接电耦合到所述n型衬底。9.一种形成半导体器件的方法，所述方法包括：提供具有大于1×1018cm-3的平均掺杂物密度的n型衬底；通过外延工艺在所述n型衬底上形成1微米至5微米厚的n型层，使得所述n型层具有小于1×1016cm-3的平均掺杂物密度；在所述n型层上方形成第一注入掩模，所述第一注入掩模在用于LR-LC二极管的区域中暴露出用于p型掩埋层的区域；以至少3×1013cm-2的剂量在由所述第一注入掩模暴露的所述区域中将p型掺杂物注入到所述n型层中；在所述p型掺杂物被注入之后去除所述第一注入掩模；通过外延工艺在所述n型层上形成3微米至8微米厚的p型层，使得所述p型层具有小于1×1015cm-3的平均掺杂物密度；执行热处理，所述热处理扩散所注入的p型掺杂物以形成p型掩埋层，所述p型掩埋层从所述p型层延伸穿过所述n型层至所述n型衬底；以及在所述p型层中形成n型区，所述n型区延伸到所述p型层的顶表面。10.根据权利要求9所述的方法，其包括在用以形成所述n型层的所述外延工艺期间包含磷掺杂物。11.根据权利要求9所述的方法，其中：所述n型衬底的平均掺杂物密度为5×1019cm-3至7×1019cm-3；用以形成所述n型层的所述外延工艺提供1.5微米至2.5微米的所述n型层的厚度；并且所述p型掺杂物以6×1014cm-2至2×1015cm-2的剂量被注入以形成所述p型掩埋层。12.根据权利要求9所述的方法，其中：所述n型衬底的平均掺杂物密度为1×1019cm-3至5×1019cm-3；用以形成所述n型层的所述外延工艺提供2.5微米至3.0微米的所述n型层的厚度；并且所述p型掺杂物以6×1013cm-2至3×1014cm-2的剂量被注入以形成所述p型掩埋层。13.根据权利要求9所述的方法，其中在所述p型层中形成所述n型区包括：在所述p型层的所述顶表面上方形成第二注入掩模，所述第二注入掩模暴露出用于所述n型区的区域；以1×1015cm-2至1×1016cm-2的剂...

【专利技术属性】
技术研发人员：A·D·斯特坎，A·斯多夫尼科夫，G·薛，D·王，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US