移位寄存器单元及其驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，移位寄存器单元包括第一输入端、第二输入端、第一上拉节点、第二上拉节点、复位端、信号输出端、时钟信号端及第一输入模块，与第一输入端、第一上拉节点相连；第二输入模块，与第二输入端、第二上拉节点相连；上拉晶体管，为双栅薄膜晶体管，其第一栅极与第一上拉节点相连，第二栅极与第二上拉节点相连，源极和漏极中的一者与时钟信号端连、另一者与信号输出端连；第一电容，连接在第一上拉节点与信号输出端之间；第二电容，连接在第二上拉节点与信号输出端之间；复位模块，与第一上拉节点、第二上拉节点、复位端和无效信号端相连。本发明专利技术能减少上拉晶体管的阈值特性漂移。

【技术实现步骤摘要】
移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
本专利技术涉及显示
，具体涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
技术介绍
阵列基板行驱动(GateOnArray，简称GOA)技术是将栅极驱动的电路集成在阵列基板上，来代替外接驱动芯片的一种工艺技术，该技术具有降低生产成本，减少生产工序等特点，得到了广泛应用。栅极驱动电路包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行栅线，在一帧图像的显示周期内，栅极驱动电路依次向各条栅线依次提供扫描信号。图1所示的是最基本的移位寄存器单元的结构示意图，其包括四个薄膜晶体管和一个电容。在移位寄存器单元的充电阶段，其输入端IN输入高电平信号、时钟信号端CLK输入低电平信号，此时，第一晶体管M11开启，以对电容C充电，上拉节点PU电位升高，第三晶体管M13导通，移位寄存器单元的信号输出端OUT输出低电平；在输出阶段，输入端IN输入低电平信号、时钟信号端输入高电平信号，此时，第三晶体管M13导通，信号输出端OUT输出高电平信号，并且，在电容C的自举作用下，上拉节点的电位进一步升高；在复位阶段，复位端RESET输入高电平信号，第二晶体管M12和第四晶体管M14导通，从而将上拉节点PU和信号输出端OUT均与无效信号端VSS导通。在上述过程中，上拉节点PU在输出阶段由于电容C的自举作用会达到较高的电位，使得第三晶体管M13承受较高的栅极偏压，导致第三晶体管M13的阈值电压(Vth)特性逐渐漂移，当漂移达到一定程度后，第三晶体管M13的开关特性将发生改变，从而导致信号输出异常，进而发生显示不良。专利
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，以减少晶体管的Vth特性漂移，保证信号输出的稳定，改善显示效果。为了解决上述技术问题之一，本专利技术提供一种移位寄存器单元，包括：第一输入端、第二输入端、第一上拉节点、第二上拉节点、复位端、信号输出端、时钟信号端、无效信号端以及第一输入模块，该第一输入模块与所述第一输入端、所述第一上拉节点相连，用于在所述第一输入端接收到有效信号时将所述第一输入端与所述第一上拉节点导通；第二输入模块，该第二输入模块与所述第二输入端、第二上拉节点相连，用于在所述第二输入端接收到有效信号时将所述第二输入端与所述第二上拉节点导通；上拉晶体管，该上拉晶体管为双栅薄膜晶体管，其第一栅极与第一上拉节点相连，第二栅极与第二上拉节点，源极和漏极中的一者与时钟信号端相连、另一者与所述信号输出端相连；第一电容，连接在所述第一上拉节点与所述信号输出端之间；第二电容，连接在所述第二上拉节点与所述信号输出端之间；复位模块，该复位模块与所述第一上拉节点、所述第二上拉节点、所述复位端和所述无效信号端相连，用于在所述复位端接收到有效信号时，将所述第一上拉节点、所述第二上拉节点、所述信号输出端均与所述无效信号端导通。优选地，所述复位端包括第一复位端口和第二复位端口，所述复位模块包括：第一复位单元，与所述第一上拉节点、所述第一复位端口、所述第二复位端口和所述无效信号端相连，用于在所述第一复位端口和所述第二复位端口中的任意一者接收到有效信号时将所述第一上拉节点与所述无效信号端导通；第二复位单元，与所述第二上拉节点、所述第一复位端口、所述第二复位端口和所述无效信号端相连，用于在所述第一复位端口和所述第二复位端口中的任意一者接收到有效信号时将所述第二上拉节点与所述无效信号端导通；第三复位单元，与所述信号输出端、所述第一复位端口、所述第二复位端口和所述无效信号端相连，用于在所述第一复位端口和所述第二复位端口中的任意一者接收到有效信号时将所述信号输出端与所述无效信号端导通。优选地，所述第一复位单元包括第一复位晶体管，该第一复位晶体管为双栅薄膜晶体管，其第一栅极与所述第一复位端口相连，第二栅极与所述第二复位端口相连，源极和漏极中的一者与所述第一上拉节点相连、另一者与所述无效信号端相连。优选地，所述第二复位单元包括第二复位晶体管，该第二复位晶体管为双栅薄膜晶体管，其第一栅极与所述第一复位端口相连，第二栅极与所述第二复位端口相连，源极和漏极中的一者与所述第二上拉节点相连、另一者与所述无效信号端相连。优选地，所述第三复位单元包括第三复位晶体管，该第三复位晶体管为双栅薄膜晶体管，其第一栅极与所述第一复位端口相连，第二栅极与所述第二复位端口相连，源极和漏极中的一者与所述信号输出端相连、另一者与所述无效信号端相连。优选地，所述第一输入模块包括第一输入晶体管，所述第一输入晶体管的栅极与所述第一输入端相连，源极和漏极中的一者与所述第一输入端相连、另一者与所述第一上拉节点相连。优选地，所述第二输入模块包括第二输入晶体管，所述第二输入晶体管的栅极与所述第二输入端相连，源极和漏极中的一者与所述第二输入端相连、另一者与所述第二上拉节点相连。相应地，本专利技术还提供一种栅极驱动电路，所述栅极驱动电路包括N级移位寄存器单元以及与第1级至第N-1级移位寄存器单元一一对应的N-1级第一选通模块，所述移位寄存器单元为本专利技术提供的上述移位寄存器单元；所述第一选通模块包括输入端、第一控制端、第二控制端、第一输出端和第二输出端，用于在其第一控制端接收到有效信号时将其输入端与第一输出端导通，在其第二控制端接收到有效信号时将其输入端与第二输出端导通；其中，第n级移位寄存器单元的第一输入端与第n级第一选通模块的第一输出端相连，第n级移位寄存器单元的第二输入端与第n级第一选通模块的第二输出端相连，第n级移位寄存器单元的信号输出端与第n+1级第一选通模块的输入端相连，第n级移位寄存器单元的复位端与第n+1级移位寄存器单元的信号输出端相连；其中，1≤n<N，n为整数；第1级第一选通模块的输入端与帧起始信号端相连。优选地，所述栅极驱动电路还包括第一控制线和第二控制线，所述第一控制线用于在显示奇数帧图像时提供有效信号，所述第二控制线用于在显示偶数帧图像时提供有效信号，所述第一选通模块的第一控制端与所述第一控制线相连，所述第一选通模块的第二控制端与所述第二控制线相连。优选地，当所述移位寄存器单元的复位端包括第一复位端口和第二复位端口时，所述栅极驱动电路还包括与第1级至第N-1级移位寄存器单元一一对应的N-1级第二选通模块，所述第二选通模块包括输入端、第一控制端、第二控制端和输出端，所述第二选通模块用于在其第一控制端接收到有效信号时，将其输入端与其第一输出端导通，并在其第二控制端接收到有效信号时将其输入端与其第二输出端导通；每级所述第二选通模块的第一控制端与所述第一控制线相连，所述第二选通模块的第二控制端与所述第二控制线相连；第n级第二选通模块的输入端与第n+1级移位寄存器单元的信号输出端相连，第n级第二选通模块的第一输出端与第n级移位寄存器单元的第一复位端口相连，第n级第二选通模块的第二输出端与第n级移位寄存器单元的第二复位端口相连。优选地，所述第一选通模块包括第一选通晶体管和第二选通晶体管，所述第一选通晶体管的栅极作为所述第一选通模块的第一控制端，所述第一选通晶体管的源极和漏极中的一者作为所述第一选通模块的输入端、另一者作为所述第一选通本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括：第一输入端、第二输入端、第一上拉节点、第二上拉节点、复位端、信号输出端、时钟信号端、无效信号端以及第一输入模块，该第一输入模块与所述第一输入端、所述第一上拉节点相连，用于在所述第一输入端接收到有效信号时将所述第一输入端与所述第一上拉节点导通；第二输入模块，该第二输入模块与所述第二输入端、第二上拉节点相连，用于在所述第二输入端接收到有效信号时将所述第二输入端与所述第二上拉节点导通；上拉晶体管，该上拉晶体管为双栅薄膜晶体管，其第一栅极与第一上拉节点相连，第二栅极与第二上拉节点，源极和漏极中的一者与时钟信号端相连、另一者与所述信号输出端相连；第一电容，连接在所述第一上拉节点与所述信号输出端之间；第二电容，连接在所述第二上拉节点与所述信号输出端之间；复位模块，该复位模块与所述第一上拉节点、所述第二上拉节点、所述复位端和所述无效信号端相连，用于在所述复位端接收到有效信号时，将所述第一上拉节点、所述第二上拉节点、所述信号输出端均与所述无效信号端导通。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：第一输入端、第二输入端、第一上拉节点、第二上拉节点、复位端、信号输出端、时钟信号端、无效信号端以及第一输入模块，该第一输入模块与所述第一输入端、所述第一上拉节点相连，用于在所述第一输入端接收到有效信号时将所述第一输入端与所述第一上拉节点导通；第二输入模块，该第二输入模块与所述第二输入端、第二上拉节点相连，用于在所述第二输入端接收到有效信号时将所述第二输入端与所述第二上拉节点导通；上拉晶体管，该上拉晶体管为双栅薄膜晶体管，其第一栅极与第一上拉节点相连，第二栅极与第二上拉节点，源极和漏极中的一者与时钟信号端相连、另一者与所述信号输出端相连；第一电容，连接在所述第一上拉节点与所述信号输出端之间；第二电容，连接在所述第二上拉节点与所述信号输出端之间；复位模块，该复位模块与所述第一上拉节点、所述第二上拉节点、所述复位端和所述无效信号端相连，用于在所述复位端接收到有效信号时，将所述第一上拉节点、所述第二上拉节点、所述信号输出端均与所述无效信号端导通。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位端包括第一复位端口和第二复位端口，所述复位模块包括：第一复位单元，与所述第一上拉节点、所述第一复位端口、所述第二复位端口和所述无效信号端相连，用于在所述第一复位端口和所述第二复位端口中的任意一者接收到有效信号时将所述第一上拉节点与所述无效信号端导通；第二复位单元，与所述第二上拉节点、所述第一复位端口、所述第二复位端口和所述无效信号端相连，用于在所述第一复位端口和所述第二复位端口中的任意一者接收到有效信号时将所述第二上拉节点与所述无效信号端导通；第三复位单元，与所述信号输出端、所述第一复位端口、所述第二复位端口和所述无效信号端相连，用于在所述第一复位端口和所述第二复位端口中的任意一者接收到有效信号时将所述信号输出端与所述无效信号端导通。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一复位单元包括第一复位晶体管，该第一复位晶体管为双栅薄膜晶体管，其第一栅极与所述第一复位端口相连，第二栅极与所述第二复位端口相连，源极和漏极中的一者与所述第一上拉节点相连、另一者与所述无效信号端相连。4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二复位单元包括第二复位晶体管，该第二复位晶体管为双栅薄膜晶体管，其第一栅极与所述第一复位端口相连，第二栅极与所述第二复位端口相连，源极和漏极中的一者与所述第二上拉节点相连、另一者与所述无效信号端相连。5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第三复位单元包括第三复位晶体管，该第三复位晶体管为双栅薄膜晶体管，其第一栅极与所述第一复位端口相连，第二栅极与所述第二复位端口相连，源极和漏极中的一者与所述信号输出端相连、另一者与所述无效信号端相连。6.根据权利要求1至5中任一所述的移位寄存器单元，其特征在于，所述第一输入模块包括第一输入晶体管，所述第一输入晶体管的栅极与所述第一输入端相连，源极和漏极中的一者与所述第一输入端相连、另一者与所述第一上拉节点相连。7.根据权利要求1至5中任一所述的移位寄存器单元，其特征在于，所述第二输入模块包括第二输入晶体管，所述第二输入晶体管的栅极与所述第二输入端相连，源极和漏极中的一者与所述第二输入端相连、另一者与所述第二上拉节点相连。8.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括N级移位寄存器单元以及与第1级至第N-1级移位寄存器单元一一对应的N-1级第一选通模块，所述移位寄存器单元为权利要求1至7中任一所述的移位寄存器单元；所述第一选通模块包括输入端、第一控制端、第二控制端、第一输出端和第二输出端，用于在其第一控制端接收到有效信号时将其输入端与第一输出端导通，在其第二控制端接收到有效信号时将其输入端与第二输出端导通；其中，第n级移位寄存器单元的第一输入端与第n级第一选通模块的第一输出端相连，第n级移位寄存器单元的第二输入端与第n级第一选通模块的第二输出端相连，第n级移位寄存器单元的信号输出端与第n+1级第一选通模块的输入端相连，第n级移位寄存器单元的复位端与第n+1级移位寄存器单元的信号输出端相连；其中，1≤n<N，n为整...

【专利技术属性】
技术研发人员：张淼，陈沫，孙静，傅武霞，
申请(专利权)人：合肥鑫晟光电科技有限公司，京东方科技集团股份有限公司，
类型：发明
国别省市：安徽,34