功率半导体器件制造技术

本申请公开了功率半导体器件。该功率半导体器件包括：位于半导体衬底中的体区和多个沟槽，所述体区邻近所述多个沟槽上部；位于所述体区中的源区；位于所述多个沟槽下部侧壁和底部的绝缘叠层；屏蔽导体，从所述多个沟槽上方延伸至其底部；位于所述屏蔽导体两侧的栅极导体；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极导体电连接的栅极电极，其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由所述栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。该功率半导体器件在屏蔽导体与半导体衬底之间形成绝缘叠层，从而减小栅漏电容。

Power semiconductor device

The power semiconductor device is disclosed in this application. The power semiconductor device comprises a body area located in a semiconductor substrate and a plurality of grooves adjacent to the upper part of the plurality of grooves; a source area located in the body area; an insulating laminate located at the lower side wall and the bottom of the plurality of grooves; a shielding conductor extending from the upper part of the plurality of grooves to the bottom thereof; and a source area located in the body area. The grid conductors on both sides of the shielding conductor, the source electrode electrically connected with the source region and the shielding conductor, and the grid electrode electrically connected with the grid conductor, wherein the grid conductor and the shielding conductor are separated from each other by at least one layer in the insulating lamination, the grid conductor and the body region. The shielding conductor and the semiconductor substrate are separated from each other by the insulating stack. The power semiconductor device forms an insulating stack between the shielding conductor and the semiconductor substrate, thereby reducing the gate-drain capacitance.

【技术实现步骤摘要】
功率半导体器件
本技术涉及电子器件
，更具体地，涉及功率半导体器件。
技术介绍
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大，栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽(SplitGateTrench，缩写为SGT)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(ReducedSurfaceField，缩写为RESURF)效应，进一步减少导通电阻Rdson，从而降低导通损耗。图1a和1b分别示出根据现有技术的SGT功率半导体器件的制造方法主要步骤的截面图。如图1a所示，在半导体衬底101中形成沟槽102。在沟槽102的下部形成第一绝缘层103，屏蔽导体104填充沟槽102。在沟槽102的上部，形成由屏蔽导体104隔开的两个开口。进一步地，如图1b所示，在沟槽102的上部侧壁和屏蔽导体104的暴露部分上形成栅极电介质105，然后在屏蔽导体104隔开的两个开口中填充导电材料以形成两个栅极导体106。在该SGT功率半导体器件中，屏蔽导体104与功率半导体器件的源极电极相连接，用于产生RESURF效应。两个栅极导体106位于屏蔽导体104的两侧。屏蔽导体104与功率半导体器件的漏区之间由第一绝缘层103隔开，与栅极电极106之间由栅极电介质105隔开。栅极导体106与半导体衬底101中的阱区之间由栅极电介质105隔开，从而在阱区中形成沟道。如图所示，第一绝缘层103的厚度小于栅极电介质105的厚度。根据SGT理论，无论哪种SGT结构，屏蔽导体104的材料都需要和第二导电材料隔离且用于隔离的材料需要满足一定的电容参数，否则容易出现栅源短路、栅漏电容Cgd异常等失效。如何优化器件结构并满足产品的参数和可靠性要求，同时将布线方法做到最高效、低成本是本
人员所要研究的内容。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种功率半导体器件，其中在沟槽下部形成绝缘叠层以减小栅漏电容，在不同区域中形成源极电极和栅极电极以提高可靠性。根据本实施新型，提供一种功率半导体器件，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型；位于所述半导体衬底中的体区，所述体区邻近所述多个沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为第一掺杂类型；位于所述多个沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；至少一部分位于所述多个沟槽中的屏蔽导体，所述屏蔽导体从所述多个沟槽上方延伸至其底部；在所述多个沟槽上部中位于所述屏蔽导体两侧的栅极导体；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极导体电连接的栅极电极,其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由所述栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。优选地，所述源极电极位于所述第一区域中，所述栅极电极位于所述第二区域中。优选地，所述第一绝缘层由氧化硅组成，所述第二绝缘层由选自氮化硅、氮氧化物或多晶硅中的至少一种组成。优选地，所述多个沟槽的宽度在0.2至10微米的范围内，深度在0.1至50微米的范围内。优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。优选地，所述多个沟槽的侧壁倾斜，使得所述多个沟槽的顶部宽度大于所述多个沟槽的底部宽度。优选地，所述功率半导体器件为选自CMOS器件、BCD器件、MOSFET晶体管、IGBT和肖特基二极管中的一种。在根据本技术实施例的方法中，在功率半导体器件中形成SGT结构，其中，在屏蔽导体与半导体衬底之间形成绝缘叠层，从而减小栅漏电容Cgd。该方法通过较简单的工艺步骤实现SGT结构，解决常规工艺中工艺复杂，容易出现栅源短路、栅漏电容Cgd异常等问题从而满足产品的参数和可靠性要求的同时，结合具体工艺步骤将布线方法做到最高效、低成本。与现有技术相比，基于0.25～0.35um工艺，该方法可以将目前制造工艺中采用的光致抗蚀剂掩模减少3～4个光致抗蚀剂掩模。本技术实施例采用的一种减少源漏电容的分离栅功率半导体器件结构及其形成方法，还可以运用于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出根据现有技术的功率半导体器件的制造方法主要步骤的截面图。图2示出根据本实施新型实施例的功率半导体器件的制造方法的流程图。图3a至3i示出根据本实施新型实施例的半导体器件制造方法不同阶段的截面图。具体实施方式以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本文档来自技高网...

【技术保护点】
1.一种功率半导体器件，其特征在于，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型；位于所述半导体衬底中的体区，所述体区邻近所述多个沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为第一掺杂类型；位于所述多个沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；屏蔽导体，所述屏蔽导体从所述多个沟槽上方延伸至其底部；在所述多个沟槽上部中位于所述屏蔽导体两侧的栅极导体；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极导体电连接的栅极电极,其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型；位于所述半导体衬底中的体区，所述体区邻近所述多个沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为第一掺杂类型；位于所述多个沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；屏蔽导体，所述屏蔽导体从所述多个沟槽上方延伸至其底部；在所述多个沟槽上部中位于所述屏蔽导体两侧的栅极导体；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极导体电连接的栅极电极,其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。2.根据权利要求1所述的功率...

【专利技术属性】
技术研发人员：杨彦涛，王平，顾悦吉，张邵华，李敏，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：新型
国别省市：浙江,33