The power semiconductor device is disclosed in this application. The power semiconductor device includes: a plurality of grooves located in a semiconductor substrate, a semiconductor substrate being a first doping type, a plurality of grooves comprising a first to third groove located in a first region to a third region of the semiconductor substrate, a split gate structure located in a first groove and a second groove, and at least a portion located in a first region to a third region of the semiconductor substrate. A shielded wiring in a three-groove; a source electrode, a grid electrode, and a shielded electrode electrically connected with a source region, a grid conductor, and a shielded wiring respectively, wherein the shielded wiring is electrically connected to a shielded conductor, and the shielded wiring includes a first part filled with a third groove and a second part transversely extending on the surface of a semiconductor substrate. The second part is used for heavy wiring. The power semiconductor device uses shielded wiring with independent lead-out electrodes to improve charge balance effect, and uses shielded wiring for rewiring to improve device yield and reliability.
【技术实现步骤摘要】
功率半导体器件
本技术涉及电子器件
,更具体地,涉及功率半导体器件。
技术介绍
功率半导体器件亦称为电力电子器件,包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区,在导通状态下,电流主要沿着半导体衬底的纵向流动。在功率半导体器件的高频运用中,更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上,进一步发展了沟槽型MOS场效应晶体管,其中,在沟槽中形成栅极导体,在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层,从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直,消除了平面结构寄生JFET电阻的影响,使元胞尺寸大大缩小。在此基础上增加原胞密度,提高单位面积芯片内沟道的总宽度,就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化,实现了更小尺寸的管芯拥有更大功率和高性能的目标,因此沟槽工艺越来越多运用于新型功率半导体器件中。然而,随着单元密度的提高,极间电阻会加大,开关损耗相应增大,栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd,进一步发展了分裂栅沟槽(SplitGateTrench,缩写为SGT)型功率半导体器件,其中,栅极导体延伸到漂移区,同时栅极导体与漏极之间采用厚氧化物隔开,从而减少了栅漏电容Cgd,提高了开关速度,降低了开关损耗。与此同时, ...
【技术保护点】
1.一种功率半导体器件,包括:位于半导体衬底中的多个沟槽,所述半导体衬底为第一掺杂类型,所述多个沟槽包括分别位于所述半导体衬底的第一区域至第三区域的第一至第三沟槽;位于所述第一沟槽和所述第二沟槽中的分裂栅结构,所述分裂栅结构包括屏蔽导体、栅极导体和夹在二者之间的第二绝缘层;至少一部分位于所述第三沟槽中的屏蔽布线;位于所述半导体衬底中的体区,所述体区邻近所述第一沟槽上部,且为第二掺杂类型,所述第二掺杂类型与所述第一掺杂类型相反;位于所述体区中的源区,所述源区为所述第一掺杂类型;以及与所述源区、所述栅极导体和所述屏蔽布线分别电连接的源极电极、栅极电极和屏蔽电极,其中,所述屏蔽布线与所述屏蔽导体电连接,并且所述屏蔽布线包括填充所述第三沟槽的第一部分以及在所述半导体衬底表面横向延伸的第二部分,所述第二部分用于重布线。
【技术特征摘要】
1.一种功率半导体器件,包括:位于半导体衬底中的多个沟槽,所述半导体衬底为第一掺杂类型,所述多个沟槽包括分别位于所述半导体衬底的第一区域至第三区域的第一至第三沟槽;位于所述第一沟槽和所述第二沟槽中的分裂栅结构,所述分裂栅结构包括屏蔽导体、栅极导体和夹在二者之间的第二绝缘层;至少一部分位于所述第三沟槽中的屏蔽布线;位于所述半导体衬底中的体区,所述体区邻近所述第一沟槽上部,且为第二掺杂类型,所述第二掺杂类型与所述第一掺杂类型相反;位于所述体区中的源区,所述源区为所述第一掺杂类型;以及与所述源区、所述栅极导体和所述屏蔽布线分别电连接的源极电极、栅极电极和屏蔽电极,其中,所述屏蔽布线与所述屏蔽导体电连接,并且所述屏蔽布线包括填充所述第三沟槽的第一部分以及在所述半导体衬底表面横向延伸的第二部分,所述第二部分用于重布线。2.根据权利要求1所述的功率半导体器件,其中,所述第一沟槽和所述第二沟槽中的所述分裂栅结构包括:位于所述第一沟槽和所述第二沟槽下部侧壁和底部的绝缘叠层,所述绝缘叠层包括第一绝缘层和第二绝缘层,所述第一绝缘层围绕所述第二绝缘层;位于所述第一沟槽和所述第二沟槽下部的屏蔽导体;以及位于所述第一沟槽和所述第一沟槽上部的栅极导体...
【专利技术属性】
技术研发人员:杨彦涛,顾悦吉,陈琛,陶玉美,
申请(专利权)人:杭州士兰集成电路有限公司,
类型:新型
国别省市:浙江,33
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