功率半导体器件制造技术

本申请公开了功率半导体器件。该功率半导体器件包括：位于半导体衬底中的多个沟槽；位于多个沟槽下部侧壁和底部的绝缘叠层；填充沟槽的底部的隔离层；至少一部分位于多个沟槽中的屏蔽导体，屏蔽导体从多个沟槽上方延伸至其底部；在多个沟槽上部中位于屏蔽导体两侧的栅极导体；与源区和屏蔽导体电连接的源极电极；以及与栅极导体电连接的栅极电极，其中，栅极导体与屏蔽导体之间由绝缘叠层中的至少一层彼此隔离，栅极导体与体区之间由栅极电介质彼此隔离，屏蔽导体与半导体衬底之间由隔离层和绝缘叠层彼此隔离。该功率半导体器件在屏蔽导体与半导体衬底之间形成隔离层和绝缘叠层，从而减小栅漏电容。

Power semiconductor device

The power semiconductor device is disclosed in this application. The power semiconductor device includes: a plurality of grooves in the semiconductor substrate; an insulating laminate at the bottom and the side walls of the plurality of grooves; an isolating layer at the bottom of the filling groove; a shielding conductor at least part of the shielding conductor in the plurality of grooves, which extends from the top of the multiple grooves to the bottom; and an upper part of the plurality of grooves. A grid conductor located on both sides of the shielding conductor; a source electrode electrically connected to the source region and the shielding conductor; and a grid electrode electrically connected to the grid conductor, wherein the grid conductor and the shielding conductor are separated from each other by at least one layer in the insulating lamination; and the grid conductor and the body region are separated from each other by the grid dielectric, and the screen. The isolation conductor and the semiconductor substrate are isolated from the isolation layer and the insulation stack. The power semiconductor device forms an isolation layer and an insulating layer between the shielding conductor and the semiconductor substrate, thereby reducing the gate-drain capacitance.

【技术实现步骤摘要】
功率半导体器件
本技术涉及电子器件
，更具体地，涉及功率半导体器件。
技术介绍
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大，栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽(SplitGateTrench，缩写为SGT)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(ReducedSurfaceField，缩写为RESURF)效应，进一步减少导通电阻Rdson，从而降低导通损耗。图1a和1b分别示出根据现有技术的SGT功率半导体器件的制造方法主要步骤的截面图。如图1a所示，在半导体衬底101中形成沟槽102。在沟槽102的下部形成第一绝缘层103，屏蔽导体104填充沟槽102。在沟槽102的上部，形成由屏蔽导体104隔开的两个开口。进一步地，如图1b所示，在沟槽102的上部侧壁和屏蔽导体104的暴露部分上形成栅极电介质105，然后在屏蔽导体104隔开的两个开口中填充导电材料以形成两个栅极导体106。在该SGT功率半导体器件中，屏蔽导体104与功率半导体器件的源极电极相连接，用于产生RESURF效应。两个栅极导体106位于屏蔽导体104的两侧。屏蔽导体104与功率半导体器件的漏区之间由第一绝缘层103隔开，与栅极电极106之间由栅极电介质105隔开。栅极导体106与半导体衬底101中的阱区之间由栅极电介质105隔开，从而在阱区中形成沟道。如图所示，第一绝缘层103的厚度小于栅极电介质105的厚度。根据SGT理论，无论哪种SGT结构，屏蔽导体104的材料都需要和第二导电材料隔离且用于隔离的材料需要满足一定的电容参数，否则容易出现栅源短路、栅漏电容Cgd异常等失效。如何优化器件结构并满足产品的参数和可靠性要求，同时将布线方法做到最高效、低成本是本
人员所要研究的内容。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种功率半导体器件，其中在沟槽底部形成隔离层以减小栅漏电容，在不同区域中形成源极电极和栅极电极以提高可靠性。根据本技术的一方面，提供一种功率半导体器件的制造方法，包括：在第一掺杂类型的半导体衬底中形成多个沟槽；在所述多个沟槽的侧壁和底部上形成绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；形成填充所述沟槽底部的隔离层，所述隔离层由所述第二绝缘层围绕；在所述隔离层上方形成填充所述多个沟槽的屏蔽导体；在所述多个沟槽的上部形成位于所述屏蔽导体两侧的开口，所述开口暴露所述多个沟槽上部的侧壁；在所述多个沟槽上部的侧壁上形成栅极电介质；形成栅极导体以填充所述开口；在所述半导体衬底邻接沟槽的区域中形成第二掺杂类型的体区，所述第二掺杂类型与所述第一掺杂类型相反；在所述体区中形成所述第一掺杂类型的源区；以及形成源极电极和栅极电极，所述源极电极与所述源区和所述屏蔽导体电连接，所述栅极电极与所述栅极导体电连接,其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由所述栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述隔离层和所述绝缘叠层彼此隔离。优选地，在形成多个沟槽的步骤和形成绝缘叠层的步骤之间，还包括：在所述多个沟槽底部下方的半导体衬底中形成所述第二掺杂类型的掺杂区，所述掺杂区与所述隔离层由所述绝缘叠层隔开。优选地，在形成所述多个沟槽的步骤和形成所述掺杂区的步骤中采用相同的掩模。优选地，在填充屏蔽导体的步骤和形成开口的步骤之间，还包括平面化步骤。优选地，所述屏蔽导体、所述第一绝缘层和所述第二绝缘层分别包括位于所述多个沟槽中的第一部分以及在所述半导体衬底表面上横向延伸的第二部分，在平面化步骤中，以所述第一绝缘层作为停止层，去除所述屏蔽导体和所述第二绝缘层的各自第二部分，使得，所述屏蔽导体和所述第二绝缘层的各自第一部分顶端与所述第一绝缘层的表面齐平。优选地，在形成开口的步骤中，去除所述第一绝缘层的第一部分位于所述多个沟槽上部的一部分，使得所述屏蔽导体从所述半导体衬底表面向上延伸预定的高度。优选地，形成栅极导体的步骤包括：沉积第一导电层以填充所述开口，所述第一导电层包括位于所述开口中的第一部分以及在所述半导体衬底表面上横向延伸的第二部分；以及将所述栅极层导体的第二部分图案化成布线。优选地，在图案化步骤中，在所述半导体衬底的第一区域中完全去除所述第一导电层的第二部分，在所述半导体衬底的第二区域中，部分去除所述第一导电层的第二部分，在所述半导体衬底的第一区域中，去除所述栅极导体的第二部分。优选地，所述源极电极位于所述第一区域中，所述栅极电极位于所述第二区域中，所述第一区域和所述第二区域彼此隔开。优选地，所述第一绝缘层由氧化硅组成，所述第二绝缘层由选自氮化硅、氮氧化物或多晶硅中的至少一种组成。优选地，所述多个沟槽的宽度在0.2至10微米的范围内，深度在0.1至50微米的范围内。优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。优选地，所述多个沟槽的侧壁倾斜，使得所述多个沟槽的顶部宽度大于所述多个沟槽的底部宽度。优选地，填充所述屏蔽导体的步骤和形成所述栅极导体的步骤分别包括至少一次沉积。根据本技术的另一方面，提供一种功率半导体器件，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型；位于所述半导体衬底中的体区，所述体区邻近所述多个沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为第一掺杂类型；位于所述多个沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；填充所述沟槽的底部的隔离层，所述隔离层由所述第二绝缘层围绕；至少一部分位于所述多个沟槽中的屏本文档来自技高网...

【技术保护点】
1.一种功率半导体器件，其特征在于，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型；位于所述半导体衬底中的体区，所述体区邻近所述多个沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为第一掺杂类型；位于所述多个沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；填充所述沟槽的底部的隔离层，所述隔离层由所述第二绝缘层围绕；至少一部分位于所述多个沟槽中的屏蔽导体，所述屏蔽导体从所述多个沟槽上方延伸至其底部；在所述多个沟槽上部中位于所述屏蔽导体两侧的栅极导体；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极导体电连接的栅极电极,其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述隔离层和所述绝缘叠层彼此隔离。

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型；位于所述半导体衬底中的体区，所述体区邻近所述多个沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为第一掺杂类型；位于所述多个沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；填充所述沟槽的底部的隔离层，所述隔离层由所述第二绝缘层围绕；至少一部分位于所述多个沟槽中的屏蔽导体，所述屏蔽导体从所述多个沟槽上方延伸至其底部；在所述多个沟槽上部中位于所述屏蔽导体两侧的栅极导体；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极导体电连接的栅极电极,其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述隔离层和所述绝缘叠层彼此隔离。2.根据权利要求1所述的功率半导体器件，其特征在于，还包括位于所述多个沟槽底部下方的半导体衬底中的掺杂区，所述掺杂区为第二掺杂类型。3.根据权利要求1所述的功率半导体器件，其特征在于，所述...

【专利技术属性】
技术研发人员：杨彦涛，夏志平，王维建，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：新型
国别省市：浙江,33