一种提高SRAM良率的补偿电路制造技术

本发明专利技术公开了一种提高SRAM良率的补偿电路，尤其包括以PMOS补偿电路，PMOS补偿电路的时序追踪位线DBL路径的一端与时序追踪单元Dummy Cell的一端连接，时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，时序控制电路FSM Logic通过灵敏放大器SA使能信号路径SAEN与灵敏放大器SA连接，时序追踪单元Dummy Cell的另一端连接时序追踪字线DWL，时序追踪字线DWL与字线WL连接，字线WL上连接有复数个存储单元，存储单元与列选择电路Column‑Mux连接；PMOS补偿电路包括一个反相器INV以及一基于反相器INV的NBTI保护电路。本发明专利技术不但能够提升工艺偏差客观存在条件下的SRAM良率，使SRAM读出灵敏放大器最小DeltaV会落在最坏SS工艺角下，减小面积和功耗，还能有效改善关键P的NBTI效应，避免整个时序发生漂移。

A compensation circuit for improving SRAM yield

The invention discloses a compensation circuit for improving SRAM yield, in particular including a PMOS compensation circuit, a PMOS compensation circuit which connects one end of the sequence tracking bit line DBL path to one end of the sequence tracking unit Dummy Cell, a sequence tracking bit line DBL path to the other end of the sequence control circuit FSM Logic, and a sequence control circuit FSM Log. IC is connected with SAEN via SA enabling signal path of sensitive amplifier, DWL is connected to the other end of Dummy Cell, WL is connected to DWL, WL is connected to DWL, WL is connected to plural storage units, and the storage unit is connected with Column_Mux, a column selection circuit. It includes an inverter INV and a NBTI protection circuit based on inverter INV. The invention can not only improve the SRAM yield under the condition that the process deviation exists objectively, make the minimum DeltaV of SRAM readout sensitive amplifier fall under the worst SS process angle, reduce the area and power consumption, but also effectively improve the NBTI effect of the key P and avoid the whole timing drift.

【技术实现步骤摘要】
一种提高SRAM良率的补偿电路
本专利技术涉及电路领域，具体涉及一种提高SRAM良率的补偿电路。
技术介绍
随着制造工艺的不断进步，半导体存储器件的尺寸变得越来越小，速度变得越来越快，同时功耗也有了显著降低。静态随机存储器SRAM作为一种易失性存储器被广泛应用于电脑、手机等电子产品中。通常一个SRAM由存储单元、行列译码器、读写控制电路、灵敏放大器等部分组成。这些模块按照指定的工艺，被有序的集成在一块半导体芯片上，以实现数据的存取功能。因此，在现代纳米尺度的半导体器件中，由于制造工艺的原因，原本设计相同的晶体管会有不同程度的偏差。随机参杂波动，聚焦、曝光、刻蚀等因素的差异都会造成晶体管有效够到长度(Leff)和阈值电压(Vth)的波动。工艺偏差对电路性能有着显著影响，并且增加了对整体电路模拟的难度。因此在90纳米技术节点特别是后续的40纳米乃至22纳米，这些问题是我们所必须引起重视的。尽管考虑工艺偏差而保留相对较大的设计余量会增加设计复杂性，耗费更大的成本，但是如果不考虑将会导致电路性能的降低甚至是电路功能的无法实现。对于先进互补金属氧化物半导体CMOS工艺下存储器，SRAM的良率会本文档来自技高网...

【技术保护点】
1.一种提高SRAM良率的补偿电路，包括PMOS补偿电路、时序追踪单元Dummy Cell、时序控制电路FSM Logic、灵敏放大器SA和列选择电路Column‑Mux，其特征在于：所述PMOS补偿电路的时序追踪位线DBL路径的一端与时序追踪单元Dummy Cell的一端连接，所述时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，所述时序控制电路FSM Logic通过灵敏放大器SA使能信号路径SAEN与灵敏放大器SA连接，所述时序追踪单元Dummy Cell的另一端连接时序追踪字线DWL，所述时序追踪字线DWL与字线WL连接，所述字线WL上连接有复数个存储单元，所述存储单元与...

【技术特征摘要】
1.一种提高SRAM良率的补偿电路，包括PMOS补偿电路、时序追踪单元DummyCell、时序控制电路FSMLogic、灵敏放大器SA和列选择电路Column-Mux，其特征在于：所述PMOS补偿电路的时序追踪位线DBL路径的一端与时序追踪单元DummyCell的一端连接，所述时序追踪位线DBL路径的另一端连接时序控制电路FSMLogic，所述时序控制电路FSMLogic通过灵敏放大器SA使能信号路径SAEN与灵敏放大器SA连接，所述时序追踪单元DummyCell的另一端连接时序追踪字线DWL，所述时序追踪字线DWL与字线WL连接，所述字线WL上连接有复数个存储单元，所述存储单元与列选择电路Column-Mux连接；所述PMOS补偿电路包括一个反相器INV和三个PMOS管MP1、MP2和MP3，所述PMOS管MP1和MP3串联，且其栅极均与反相器INV的输出端连接，所述PMOS管MP2的栅极与PMOS管MP3的漏极连接时序追踪位线DBL，所述PMOS管MP2的漏极和PMOS管MP3的源极连接；还包括一基于...

【专利技术属性】
技术研发人员：吴澄，张立军，季爱明，李有忠，佘一奇，桑胜男，马亚奇，顾昌山，
申请(专利权)人：苏州大学，
类型：发明
国别省市：江苏,32