一种雷达基带杂波生成装置及方法制造方法及图纸

本发明专利技术公开了一种雷达基带杂波生成装置及方法。该装置包括FPGA、ADC、DAC、存储器、时钟分配器和通信接口电路。方法为：首先FPGA进行硬件初始化，控制时钟分配器产生时钟信号，在触发信号的同步下，控制ADC采样外部雷达中频信号，形成数字中频序列，然后中频序列经数字解调后存入存储器，FPGA通过通信接口电路接收外部杂波参数及基带杂波调制序列完成基带杂波调制，最终控制DAC生成基带模拟杂波信号，同时将硬件工作状态以及外部输入的杂波参数通过通信接口电路输出。本发明专利技术硬件结构简单，可以分别针对高分辨率、低分辨率雷达生成不同的基带杂波。

Radar baseband clutter generation device and method

The invention discloses a radar baseband clutter generation device and method. The device includes FPGA, ADC, DAC, memory, clock distributor and communication interface circuit. The method is as follows: Firstly, the FPGA initializes the hardware, controls the clock distributor to generate the clock signal, controls the ADC to sample the IF signal of the external radar under the synchronization of the trigger signal, forms the digital IF sequence, then the IF sequence is digitally demodulated and stored in the memory, and the FPGA receives the external clutter parameters and the basis through the communication interface circuit. The baseband clutter is modulated by the clutter modulation sequence, and the DAC is controlled to generate the baseband analog clutter signal. At the same time, the working state of the hardware and the clutter parameters input from outside are output through the communication interface circuit. The hardware structure of the invention is simple, and different baseband clutters can be generated for high resolution and low resolution radars respectively.

【技术实现步骤摘要】
一种雷达基带杂波生成装置及方法
本专利技术属于雷达电子战仿真信号模拟
，特别是一种雷达基带杂波生成装置及方法。
技术介绍
雷达基带杂波生成装置是用于雷达干扰模拟器等雷达电子战仿真信号模拟器中的电子装置。杂波信号产生装置是雷达干扰模拟器中的一个重要组成部分。在生成杂波时，通过产生某一基带的杂波信号，经过混频、倍频或分频等方式，将杂波信号变频到被试雷达所需的频率。描述杂波产生装置的主要技术指标有：1)杂波类型，2)信号带宽，3)中心频率，4)幅度分布模型，5)谱型、谱宽，6)距离分辨单元长度，7)多普勒频率，8)距离范围，9)信号功率动态范围等。由于杂波产生涉及参数较多，模型复杂多变，一般传统的杂波产生装置有两种方式，一种采用采用专门的硬件，采用纯硬件的方式生成，另外一种采用纯软件的方式。对于纯硬件的方式，一般针对几种固定，或典型的模型来设计，一旦设计成型后，不具备系统升级和改造的能力，若想验证或研究新的模型、分布必需重新更改设计。对于纯软件的方式，由于只能在数据上进行产生，不能生成真正意义上的杂波信号。
技术实现思路
本专利技术的目的在于提供一种雷达基带杂波生成装置及方法，能够自动适应产生各种中心频率、带宽、分布、谱宽、谱型、距离以及动态等参数的雷达基带杂波信号。实现本专利技术目的的技术解决方案是：一种雷达基带杂波生成装置，包括FPGA、ADC、DAC、存储器、时钟分配器和通信接口电路，所述FPGA同时与存储器、ADC、DAC、时钟分配器和通信接口电路双向互联，时钟分配器的第一输出端与ADC的时钟输入端相连，时钟分配器的第二输出端与DAC的时钟输入端相连，ADC的信号输入端输入外部雷达中频信号，DAC的信号输出端输出基带杂波信号，时钟分配器时钟信号输入端接收外部时钟信号，FPGA的触发信号输入端接外部触发信号；所述FPGA，用于硬件初始化，控制时钟分配器产生时钟信号，在触发信号的同步下，控制ADC采样外部雷达中频信号，形成数字中频序列，中频序列经数字解调后存入存储器，FPGA通过通信接口电路接收外部杂波参数及基带杂波调制序列完成基带杂波调制，控制DAC生成基带模拟杂波信号，同时将硬件工作状态以及外部输入的杂波参数通过通信接口电路输出；所述ADC，用于采样外部雷达中频信号，形成数字中频序列，并传给FPGA；所述DAC，用于恢复中频基带杂波信号，生成模拟基带杂波信号并输出；所述存储器，用于存储经FPGA所处理后的数字基带杂波序列；所述时钟分配器，用于接收外部输入时钟或自身产生时钟，经过倍频、分频处理后分别给FPGA、ADC、DAC提供输入时钟信号；所述通信接口电路，用于给外部提供接口、通信物理层和协议层链路。进一步地，所述ADC的采样率根据带通采样定理确定，ADC的位数根据信号动态来确定，ADC的有效位每增加一位，动态增加6dB。进一步地，所述存储器存储经ADC采样后的数据，具体为：直接采样后的数据或者直接采样经数字下变频后的数据；存储直接采样后的数据只要求存储1路，数据量为原始数据量；存储下变频后的数据要求存储I、Q两路，若不抽取则数据量是原始数据量的两倍；若抽取则数据量是原始数据量的两倍除以抽取率。进一步地，所述时钟分配器分两种情况：对于射频时钟作分频处理，对于基准时钟作锁相倍频后再作分频处理。进一步地，所述通信接口电路采用的接口为标准总线接口或自定义接口，标准总线接口包括PCIe、PCI或RapidIO，自定义接口包括LVDS、TTL。一种雷达基带杂波生成方法，其特征在于，包括以下步骤：第一步，确定ADC、DAC的采样时钟以及FPGA的输入时钟；第二步，确定数字上下变频本振频率；第三步，根据采样定理，确定抽取率和插值率；第四步，确定上下本振频率及滤波器参数；第五步，产生杂波基带调制序列；第六步，确定杂波调制方法；第七步，确定通信接口电路通信方式：采用LVDS串行源同步通信方式；第八步，数字零频基带杂波调制：将经采样、数字下变频、滤波、抽样后的基带零中频信号写入存储器中，在杂波开始距离时刻将数据从存储器中读出，并和基带杂波调制数据作复乘，一个距离分辨单元复乘一次，直到杂波终止距离时刻结束；第九步，杂波信号合成：采用直接系数法对每一路数据进行归一化处理，即：根据每一路杂波序列在合成后杂波中所占的分量进行系数分配，系数之和为1，将每一路系数和自身相应的杂波序列相乘，然后将多路杂波调制数据进行直接相加；第十步，杂波输出：合成后的中频杂波序列经过带通滤波器滤波后，根据第三步确定的插值率进行二次插值，由DAC变换成模拟杂波信号。进一步地，第四步所述确定上下本振频率及滤波器参数，具体如下：数字下变频后应对基带I、Q信号进行抗混叠低通滤波，将基于fs/2对称的其它非第一采样域信号滤除，信号经正交下变频后通带为B/2，B为信号带宽，将过渡带从B/2一直延伸至fs/2，阻带抑制为ADC的有效动态，纹波根据具体指标确定；上变频的本振频率应叠加多普勒频率，若原始信号处于奇数奈奎斯特采样域，叠加符号不变，若原始信号处于偶数奈奎斯特采样域叠加符号相反；在上变频之前有抽取则进行插值，没有抽取就不插值；经数字上变频后，要求带通滤波，滤波器的通带中心频率即为下变频本振频率Lo，通带为Lo±B/2，阻带截止分别为Lo+B/2-fDs'，Lo+fDs'-B/2，fDs'为抽取后的采样率。进一步地，第五步所述产生杂波基带调制序列，具体如下：采用零记忆非线性变换ZMNL法来产生杂波基带调制序列，即：独立的白谱复高斯随机过程X经过滤波器后，生成具有所要求的功率谱特性的相关高斯随机序列W，将W的概率密度PDF变成所需杂波序列Z的PDF，并保持W的相位特性不变；经过ZMNL变换后，W的自相关函数r(n)与杂波序列Z的自相关函数s(n)之间存在非线性关系，即r(n)＝g[s(n)]；根据杂波类型，地杂波，海杂波，气象杂波，无源杂波确定幅度分布类型，谱类型，采用ZMNL产生基带I、Q调制序列。进一步地，第六步所述确定杂波调制方法，具体如下：采用多散射点合成的方式进行杂波信号的调制：首先，按雷达分辨单元对杂波区域进行划分，对每一个杂波单元计算其平均RCS面积，根据信号采样时间从杂波基带调制数据中选择该杂波单元在该时刻的RCS，用各杂波单元RCS分别对采样信号进行调制，并按杂波单元距离远近进行延时叠加，实现采样信号的基带杂波调制。本专利技术与现有技术相比，其显著优点是：(1)采用软硬结合的方式，通过自适应处理，在不改变硬件和设计的前提下，产生用户所需的各种基带杂波信号；(2)硬件结构简单，采用软件无线电构架，设计灵活；(3)可以分别针对高分辨率、低分辨率雷达采用不同的基带杂波生成方式。附图说明图1是本专利技术的雷达基带杂波生成装置的电路组成框图。图2是本专利技术的雷达基带杂波生成实现原理框图。具体实施方式下面结合附图对本专利技术作进一步详细描述。如图1所示，本专利技术雷达基带杂波生成装置，包括FPGA1、ADC2、DAC3、存储器4、时钟分配器5和通信接口电路6，所述FPGA1同时与存储器4、ADC2、DAC3、时钟分配器5和通信接口电路6双向互联，时钟分配器5的第一输出端与ADC2的时钟输入端相连，时钟分配器5的第二输出端与DAC3的时钟输入端相连，ADC2的信号输入端本文档来自技高网...

【技术保护点】
1.一种雷达基带杂波生成装置，其特征在于，包括FPGA(1)、ADC(2)、DAC(3)、存储器(4)、时钟分配器(5)和通信接口电路(6)，所述FPGA(1)同时与存储器(4)、ADC(2)、DAC(3)、时钟分配器(5)和通信接口电路(6)双向互联，时钟分配器(5)的第一输出端与ADC(2)的时钟输入端相连，时钟分配器(5)的第二输出端与DAC(3)的时钟输入端相连，ADC(2)的信号输入端输入外部雷达中频信号，DAC(3)的信号输出端输出基带杂波信号，时钟分配器(5)时钟信号输入端接收外部时钟信号，FPGA(1)的触发信号输入端接外部触发信号；所述FPGA(1)，用于硬件初始化，控制时钟分配器(5)产生时钟信号，在触发信号的同步下，控制ADC(2)采样外部雷达中频信号，形成数字中频序列，中频序列经数字解调后存入存储器(4)，FPGA(1)通过通信接口电路(6)接收外部杂波参数及基带杂波调制序列完成基带杂波调制，控制DAC(3)生成基带模拟杂波信号，同时将硬件工作状态以及外部输入的杂波参数通过通信接口电路(6)输出；所述ADC(2)，用于采样外部雷达中频信号，形成数字中频序列，并传给FPGA(1)；所述DAC(3)，用于恢复中频基带杂波信号，生成模拟基带杂波信号并输出；所述存储器(4)，用于存储经FPGA(1)所处理后的数字基带杂波序列；所述时钟分配器(5)，用于接收外部输入时钟或自身产生时钟，经过倍频、分频处理后分别给FPGA(1)、ADC(2)、DAC(3)提供输入时钟信号；所述通信接口电路(6)，用于给外部提供接口、通信物理层和协议层链路。...

【技术特征摘要】
1.一种雷达基带杂波生成装置，其特征在于，包括FPGA(1)、ADC(2)、DAC(3)、存储器(4)、时钟分配器(5)和通信接口电路(6)，所述FPGA(1)同时与存储器(4)、ADC(2)、DAC(3)、时钟分配器(5)和通信接口电路(6)双向互联，时钟分配器(5)的第一输出端与ADC(2)的时钟输入端相连，时钟分配器(5)的第二输出端与DAC(3)的时钟输入端相连，ADC(2)的信号输入端输入外部雷达中频信号，DAC(3)的信号输出端输出基带杂波信号，时钟分配器(5)时钟信号输入端接收外部时钟信号，FPGA(1)的触发信号输入端接外部触发信号；所述FPGA(1)，用于硬件初始化，控制时钟分配器(5)产生时钟信号，在触发信号的同步下，控制ADC(2)采样外部雷达中频信号，形成数字中频序列，中频序列经数字解调后存入存储器(4)，FPGA(1)通过通信接口电路(6)接收外部杂波参数及基带杂波调制序列完成基带杂波调制，控制DAC(3)生成基带模拟杂波信号，同时将硬件工作状态以及外部输入的杂波参数通过通信接口电路(6)输出；所述ADC(2)，用于采样外部雷达中频信号，形成数字中频序列，并传给FPGA(1)；所述DAC(3)，用于恢复中频基带杂波信号，生成模拟基带杂波信号并输出；所述存储器(4)，用于存储经FPGA(1)所处理后的数字基带杂波序列；所述时钟分配器(5)，用于接收外部输入时钟或自身产生时钟，经过倍频、分频处理后分别给FPGA(1)、ADC(2)、DAC(3)提供输入时钟信号；所述通信接口电路(6)，用于给外部提供接口、通信物理层和协议层链路。2.根据权利要求1所述的雷达基带杂波生成装置，其特征在于，所述ADC(2)的采样率根据带通采样定理确定，ADC(2)的位数根据信号动态来确定，ADC(2)的有效位每增加一位，动态增加6dB。3.根据权利要求1所述的雷达基带杂波生成装置，其特征在于，所述存储器(4)存储经ADC(2)采样后的数据，具体为：直接采样后的数据或者直接采样经数字下变频后的数据；存储直接采样后的数据只要求存储1路，数据量为原始数据量；存储下变频后的数据要求存储I、Q两路，若不抽取则数据量是原始数据量的两倍；若抽取则数据量是原始数据量的两倍除以抽取率。4.根据权利要求1所述的雷达基带杂波生成装置，其特征在于，所述时钟分配器(5)分两种情况：对于射频时钟作分频处理，对于基准时钟作锁相倍频后再作分频处理。5.根据权利要求1所述的雷达基带杂波生成装置，其特征在于，所述通信接口电路(6)采用的接口为标准总线接口或自定义接口，标准总线接口包括PCIe、PCI或RapidIO，自定义接口包括LVDS、TTL。6.一种雷达基带杂波生成方法，其特征在于，包括以下步骤：第一步，确定ADC、DAC的采样时钟以及FPGA的输入时钟；第二步，确定数字上下变频...

【专利技术属性】
技术研发人员：江友平，梁晶，王思远，闵柏成，蒋路华，
申请(专利权)人：中国船舶重工集团公司第七二三研究所，
类型：发明
国别省市：江苏,32