半导体器件结构及其形成方法技术

本公开涉及一种半导体器件结构及其形成方法。该方法包括：在衬底上依次生成第一和第二介质层；对第二介质层刻蚀处理形成第一注入区域；对第一注入区域第一离子注入处理形成掺杂区域；在第二介质层上依次生成第三和第四介质层；对第四介质层边墙刻蚀处理形成第二注入区域；对第二注入区域第二离子注入处理，在衬底中形成源极区域以及体区域。根据本公开的实施例，能够在衬底的第一注入区域上生成介质层，对介质层边墙刻蚀以形成第二注入区域并进行第二次离子注入，在衬底中形成半导体器件的源极区域以及体区域，从而准确控制源极区域及体区域，进而准确控制器件的沟道长度，提高MOS器件的性能。

Semiconductor device structure and forming method thereof

The disclosure relates to a semiconductor device structure and a forming method thereof. The method comprises the following steps: first and second dielectric layers are successively formed on the substrate; first injection region is formed by etching the second dielectric layer; doping region is formed by the first ion implantation treatment of the first injection region; third and fourth dielectric layers are successively formed on the second dielectric layer; and the fourth dielectric layer sidewall is formed by etching the fourth dielectric layer. The second ion implantation region forms the source region and the bulk region in the substrate. According to embodiments of the present disclosure, a dielectric layer can be formed on the first injection region of a substrate, the dielectric layer sidewall can be etched to form a second injection region and the second ion implantation can be performed, and the source region and the bulk region of a semiconductor device can be formed in the substrate, thereby accurately controlling the source region and the bulk region, and thus accurately controlling the source region and the bulk region. The channel length of the device is improved to improve the performance of the MOS device.

【技术实现步骤摘要】
半导体器件结构及其形成方法
本公开涉及半导体工艺
，尤其涉及一种半导体器件结构及其形成方法。
技术介绍
在高压大电流半导体器件（例如垂直双扩散金属氧化物晶体管VDMOS和横向扩散金属氧化物晶体管LDMOS）中，需要在栅极和源极之间形成掺杂的体（body）区域，以使器件在被施加电压时形成沟道并导通。在相关技术中，通常采用离子注入并进行高温退火以实现杂质扩散，或采用大角度离子注入等方式进行掺杂。然而，这些方式在实际生产中难以控制，导致器件性能较差。
技术实现思路
有鉴于此，本公开提出了一种半导体器件结构及其形成方法，能够得到易于控制且性能稳定的器件结构。根据本公开的一方面，提供了一种半导体器件结构的形成方法，所述方法包括：在衬底上依次生成第一介质层和第二介质层；对所述第二介质层进行刻蚀处理，形成第一注入区域；对所述第一注入区域进行第一离子注入处理，在所述衬底中形成掺杂区域；在所述第二介质层上依次生成第三介质层和第四介质层；对所述第四介质层进行边墙刻蚀处理，形成第二注入区域；对所述第二注入区域进行第二离子注入处理，在所述衬底中形成半导体器件的源极区域以及体区域，其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。在一种可能的实现方式中，所述方法还包括：去除所述第一介质层、所述第二介质层、所述第三介质层及所述第四介质层；在所述衬底上依次生成第五介质层和第六介质层；对所述第六介质层进行刻蚀处理，使得所述第六介质层形成为所述半导体器件的栅极区域。在一种可能的实现方式中，对所述第四介质层进行边墙刻蚀处理，形成第二注入区域，包括：采用刻蚀剂刻蚀所述第四介质层第一时间段，以使刻蚀后的第四介质层在所述第一注入区域上的水平宽度达到预设宽度；将所述第一注入区域中未被所述刻蚀后的第四介质层遮挡的区域确定为所述第二注入区域。在一种可能的实现方式中，所述源极区域与所述体区域的掺杂类型不同，所述源极区域与所述衬底的掺杂类型相同。在一种可能的实现方式中，所述衬底包括硅或碳化硅；所述第一介质层、所述第三介质层及所述第五介质层包括二氧化硅或氮化硅；所述第二介质层、所述第四介质层及所述第六介质层包括多晶硅。在一种可能的实现方式中，所述第一介质层及所述第三介质层的厚度为10nm-200nm，所述第二介质层及所述第四介质层的厚度为0.2um-2um。在一种可能的实现方式中，所述半导体器件包括垂直双扩散金属氧化物晶体管VDMOS或横向扩散金属氧化物晶体管LDMOS。在一种可能的实现方式中，所述衬底的材料包括硅Si、碳化硅SiC、氮化镓GaN以及砷化镓GaAs中的任意一种。根据本公开的另一方面，提供了一种半导体器件结构，所述半导体器件结构是根据上述的方法形成的。根据本公开的各方面的半导体器件结构及其形成方法，能够在已进行第一次离子注入的衬底的第一注入区域上生成介质层，对介质层进行边墙刻蚀以形成第二注入区域，并对第二注入区域进行第二次离子注入，在衬底中形成半导体器件的源极区域以及体区域，从而准确控制源极区域及体区域，进而准确控制器件的沟道长度，提高MOS器件的性能。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。附图说明包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。图1示出根据本公开一实施例的半导体器件结构的形成方法的流程图。图2a-图2j示出根据本公开一实施例的半导体器件结构的工艺流程的示意图。图3示出根据本公开一实施例的半导体器件结构的形成方法的流程图。具体实施方式以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。图1示出根据本公开一实施例的半导体器件结构的形成方法的流程图。如图1所示，该方法包括：在步骤S101中，在衬底上依次生成第一介质层和第二介质层；在步骤S102中，对所述第二介质层进行刻蚀处理，形成第一注入区域；在步骤S103中，对所述第一注入区域进行第一离子注入处理，在所述衬底中形成掺杂区域；在步骤S104中，在所述第二介质层上依次生成第三介质层和第四介质层；在步骤S105中，对所述第四介质层进行边墙刻蚀处理，形成第二注入区域；在步骤S106中，对所述第二注入区域进行第二离子注入处理，在所述衬底中形成半导体器件的源极区域以及体区域，其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。根据本公开的实施例，能够在衬底上形成第一注入区域并进行第一次离子注入，在注入后的衬底上生成介质层，对介质层进行边墙刻蚀以形成第二注入区域，并对第二注入区域进行第二次离子注入，在衬底中形成半导体器件的源极区域以及体区域，从而准确控制源极区域及体区域，进而准确控制器件的沟道长度，提高MOS器件的性能。举例来说，待形成的半导体器件可包括垂直双扩散金属氧化物晶体管VDMOS或横向扩散金属氧化物晶体管LDMOS等电压控制型MOS器件。此类MOS器件可在合适的栅极电压的控制下，在器件的源极和漏极之间形成导电沟道，实现源极和漏极之间的电流垂直流动。图2a-图2j示出根据本公开一实施例的半导体器件结构的工艺流程的示意图。在一种可能的实现方式中，可首先准备半导体器件结构的衬底。该衬底的材料可例如包括硅（Si）、碳化硅（SiC）、氮化镓（GaN）以及砷化镓（GaAs）中的任意一种，并可根据半导体器件的类型而采用N型衬底或P型衬底。在一种可能的实现方式中，如图2a所示，可以在衬底21上生成第一介质层22。第一介质层22可包括二氧化硅或氮化硅，其厚度可为10nm-200nm（100Å-2000Å），例如，第一介质层的厚度可为500Å。在一种可能的实现方式中，如图2b所示，可在第一介质层22上生成第二介质层23。第二介质层23可例包括多晶硅，其厚度可为0.2um-2um，例如，第二介质层的厚度可为0.8um。在一种可能的实现方式中，如图2c所示，可在步骤S102中对第二介质层进行刻蚀处理，形成第一注入区域231。对第二介质层的刻蚀处理过程可采用常规的光刻及刻蚀方式。例如，可在第二介质层上涂覆光刻胶，根据预先设定的图形对光刻胶进行曝光及显影处理，通过干法刻蚀或湿法刻蚀方式刻蚀所述第二介质层，并在刻蚀完成后移除光刻胶。本公开对第二介质层的具体刻蚀处理方式不作限制。在一种可能的实现方式中，如图2d所示，可在步骤S103中对第一注入区域231进行第一离子注入处理，在所述衬底21中形成掺杂区域211。该第一离子注入处理可采用常规的离子注入方式实现。其中，用于第一离子注入的离子类型可与衬底21的掺杂类型不同，例如当衬底21为N型衬底时，第一离子注入的离子可为P型离子；当衬底21为P型衬本文档来自技高网...

【技术保护点】
1.一种半导体器件结构的形成方法，其特征在于，包括：在衬底上依次生成第一介质层和第二介质层；对所述第二介质层进行刻蚀处理，形成第一注入区域；对所述第一注入区域进行第一离子注入处理，在所述衬底中形成掺杂区域；在所述第二介质层上依次生成第三介质层和第四介质层；对所述第四介质层进行边墙刻蚀处理，形成第二注入区域；对所述第二注入区域进行第二离子注入处理，在所述衬底中形成半导体器件的源极区域以及体区域，其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。

【技术特征摘要】
2018.04.20 CN 20181036057481.一种半导体器件结构的形成方法，其特征在于，包括：在衬底上依次生成第一介质层和第二介质层；对所述第二介质层进行刻蚀处理，形成第一注入区域；对所述第一注入区域进行第一离子注入处理，在所述衬底中形成掺杂区域；在所述第二介质层上依次生成第三介质层和第四介质层；对所述第四介质层进行边墙刻蚀处理，形成第二注入区域；对所述第二注入区域进行第二离子注入处理，在所述衬底中形成半导体器件的源极区域以及体区域，其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。2.根据权利要求1所述的方法，其特征在于，所述方法还包括：去除所述第一介质层、所述第二介质层、所述第三介质层及所述第四介质层；在所述衬底上依次生成第五介质层和第六介质层；对所述第六介质层进行刻蚀处理，使得所述第六介质层形成为所述半导体器件的栅极区域。3.根据权利要求1所述的方法，其特征在于，对所述第四介质层进行边墙刻蚀处理，形成第二注入区域，包括：采用刻蚀剂刻蚀所述第四介质层第一时间段，以使刻蚀后的...

【专利技术属性】
技术研发人员：黄海涛，张永熙，陈伟，
申请(专利权)人：上海颛芯企业管理咨询合伙企业有限合伙，
类型：发明
国别省市：上海,31