半导体装置制造方法及图纸

有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。

Semiconductor device

The semiconductor device of the embodiment has a first electrode, a plurality of first regions, a plurality of second regions, an eighth semiconductor region of the first conductive type, a ninth semiconductor region of the second conductive type, a tenth semiconductor region of the first conductive type, a plurality of second and third electrodes. The first region has the first semiconductor region of the first conductive type, the second semiconductor region of the second conductive type, the third semiconductor region of the first conductive type, the fourth semiconductor region of the second conductive type and the gate electrode. The second region has the fifth semiconductor region of the second conductive type, the sixth semiconductor region of the second conductive type and the seventh semiconductor region of the first conductive type. First regions and second regions are alternately set up. Eighth the semiconductor region is electrically connected to a plurality of first semiconductor regions. The third electrode has a wiring part which is separated from the first insulating layer on the tenth semiconductor region.

【技术实现步骤摘要】
半导体装置本申请基于日本专利申请2017－22571号(申请日：2017年2月9日)主张优先权，本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式一般涉及半导体装置。
技术介绍
作为在电力变换等中使用的半导体装置，有在IGBT(InsulatedGateBipolarTransistor)中内置有FWD(FreeWheelingDiode，续流二极管)的RC－IGBT(ReverseConductingInsulated.GateBipolarTransistor)。关于该半导体装置，希望雪崩耐量较高。
技术实现思路
本专利技术的实施方式提供一种能够提高雪崩耐量的半导体装置。有关技术方案的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极和第3电极。上述多个第1区域分别具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域和栅极电极。上述第1半导体区域设在上述第1电极之上。上述第2半导体区域设在上述第1半导体区域之上。上述第3半导体区域设在上述第2半导体区域之上。上述第4半导体区域设在上述第3半导体区域之上。上述栅极电极设在上述第2半导体区域之上。上述栅极电极在与从上述第1半导体区域朝向上述第2半导体区域的第1方向垂直的第2方向上隔着栅极绝缘层而与上述第3半导体区域面对。上述多个第1区域在上述第2方向和相对于上述第1方向及上述第2方向垂直的第3方向上相互隔开间隔而设置。上述多个第2区域分别具有第2导电型的第5半导体区域、第2导电型的第6半导体区域和第1导电型的第7半导体区域。上述第5半导体区域设在上述第1电极之上。上述第6半导体区域设在上述第5半导体区域之上。上述第7半导体区域设在上述第6半导体区域之上。上述多个第2区域在上述第2方向及上述第3方向上相互隔开间隔而设置。上述多个第2区域在上述第2方向上与上述多个第1区域交替地设置。上述第8半导体区域在上述第3方向上设在上述第1半导体区域彼此之间及上述第5半导体区域彼此之间。上述第8半导体区域与上述多个第1半导体区域电连接。上述第9半导体区域设在上述第8半导体区域之上。上述第10半导体区域设在上述第9半导体区域之上。上述多个第2电极设在上述多个第3半导体区域、上述多个第4半导体区域及上述多个第7半导体区域之上。上述多个第2电极与上述多个第4半导体区域及上述多个第7半导体区域电连接。上述第3电极具有布线部。上述布线部隔着第1绝缘层设在上述第10半导体区域之上。上述布线部位于上述第2电极彼此之间。上述第3电极与上述多个第2电极隔开间隔而设置。上述第3电极与上述多个栅极电极电连接。附图说明图1是有关实施方式的半导体装置的平面图。图2是包括图1的A－A’截面的立体剖视图。图3是包括图1的B－B’截面的立体剖视图。图4是包括图1的C－C’截面的立体剖视图。图5是表示有关实施方式的半导体装置的下表面的构造的平面图。图6是表示有关参考例的半导体装置的下表面的构造的平面图。图7是表示有关实施方式的半导体装置的特性的曲线图。图8是表示有关实施方式的另一半导体装置的下表面的构造的平面图。图9是表示有关实施方式的第1变形例的半导体装置的一部分的立体剖视图。图10是表示有关实施方式的第2变形例的半导体装置的下表面的构造的平面图。图11是包括图10的A－A’截面的立体剖视图。图12是包括图10的B－B’截面的立体剖视图。图13是表示有关实施方式的第3变形例的半导体装置的下表面的构造的平面图。图14是包括图13的A－A’截面的立体剖视图。图15是表示有关实施方式的第4变形例的半导体装置的下表面的构造的平面图。图16是包括图15的A－A’截面的立体剖视图。图17是表示有关实施方式的第5变形例的半导体装置的下表面的构造的平面图。图18是包括图17的A－A’截面的立体剖视图。图19是表示有关实施方式的第6变形例的半导体装置的下表面的构造的平面图。图20是表示有关实施方式的第7变形例的半导体装置的下表面的构造的平面图。图21是包括图20的A－A’截面的立体剖视图。图22是表示有关实施方式的第8变形例的半导体装置的下表面的构造的平面图。具体实施方式以下，参照附图对本专利技术的各实施方式进行说明。附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据附图而将相互的尺寸或比率表示为不同的情况。此外，在本说明书和各图中，对与已经说明过的要素同样的要素赋予相同的标号，适当省略详细的说明。在各实施方式的说明中使用XYZ正交坐标系。设从p+型集电极区域1朝向半导体层10(n－型半导体区域11)的方向为Z方向(第1方向)。设相对于Z方向垂直且相互正交的2个方向为X方向(第3方向)及Y方向(第2方向)。在以下的说明中，n+、n、n－及p+、p的标记表示各导电型的杂质浓度的相对性的高低。即，带有“+”的标记表示与“+”及“－”的哪个都不带的标记相比杂质浓度相对较高，带有“－”的标记表示与哪个都不带的标记相比杂质浓度相对较低。关于以下说明的各实施方式，也可以使各半导体区域的p型(第1导电型)和n型(第2导电型)反转来实施各实施方式。图1是有关实施方式的半导体装置100的平面图。图2是包括图1的A－A’截面的立体剖视图。图3是包括图1的B－B’截面的立体剖视图。图4是包括图1的C－C’截面的立体剖视图。图5是表示有关实施方式的半导体装置100的下表面的构造的平面图。在图2中，将发射极电极31透过来表示。半导体装置100是RC－IGBT。如图1～图5所示，半导体装置100包括p+型集电极区域1(第1半导体区域)、n+型阴极区域2(第5半导体区域)、n型缓冲区域3、p型基极区域5(第3半导体区域)、n+型发射极区域6(第4半导体区域)、p+型集电极区域7、p型阳极区域8(第7半导体区域)、p+型阳极区域9、n－型半导体层10、p+型半导体区域14(第8半导体区域)、p+型半导体区域15(第10半导体区域)、栅极电极20、栅极绝缘层21、场板电极25(第4电极)、绝缘层26(第2绝缘层)、绝缘层27(第1绝缘层)、集电极部28、集电极电极30(第1电极)、发射极电极31(第2电极)和栅极焊盘32(第3电极)。如图1所示，半导体装置100包括多个IGBT区域R1(第1区域)和多个FWD区域R2(第2区域)。多个IGBT区域R1在X方向及Y方向上相互隔开间隔。多个FWD区域R2在X方向及Y方向上相互隔开间隔。IGBT区域R1和FWD区域R2在Y方向上交替地设置。如图1所示，发射极电极31及栅极焊盘32在半导体装置100的上表面中相互隔开间隔。发射极电极31在X方向上设有多个。各个发射极电极31设在在Y方向上交替设置的IGBT区域R1及FWT区域R2之上。栅极焊盘32包括将多个发射极电极31包围的布线部32a。布线部32a的一部分在发射极电极31彼此之间在Y方向上延伸。布线部32a的该一部分在从Z方向观察的情况下，位于在X方向上相邻的IGBT区域R1彼此之间及FWD区域R2本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：第1电极；多个第1区域，上述多个第1区域分别包括：设在上述第1电极之上的第1导电型的第1半导体区域；设在上述第1半导体区域之上的第2导电型的第2半导体区域；设在上述第2半导体区域之上的第1导电型的第3半导体区域；设在上述第3半导体区域之上的第2导电型的第4半导体区域；及设在上述第2半导体区域之上的栅极电极，上述栅极电极在与从上述第1半导体区域朝向上述第2半导体区域的第1方向垂直的第2方向上隔着栅极绝缘层而与上述第3半导体区域面对，上述多个第1区域在上述第2方向及第3方向上相互隔开间隔，上述第3方向与上述第1方向及上述第2方向垂直；多个第2区域，上述多个第2区域在上述第2方向及上述第3方向上相互隔开间隔，上述多个第1区域及上述多个第2区域在上述第2方向上交替地设置，上述多个第2区域分别包括：设在上述第1电极之上的第2导电型的第5半导体区域；设在上述第5半导体区域之上的第2导电型的第6半导体区域；及设在上述第6半导体区域之上的第1导电型的第7半导体区域；第1导电型的第8半导体区域，上述第8半导体区域在上述第3方向上设在上述第1半导体区域彼此之间及上述第5半导体区域彼此之间，上述第8半导体区域与上述多个第1半导体区域电连接：第2导电型的第9半导体区域，设在上述第8半导体区域之上；第1导电型的第10半导体区域，设在上述第9半导体区域之上；多个第2电极，设在上述多个第3半导体区域、上述多个第4半导体区域及上述多个第7半导体区域之上，上述多个第2电极与上述多个第4半导体区域及上述多个第7半导体区域电连接；以及第3电极，隔着第1绝缘层设在上述第10半导体区域之上，上述第3电极包括位于上述第2电极彼此之间的布线部，上述第3电极与上述多个第2电极隔开间隔，上述第3电极与上述多个栅极电极电连接。...

【技术特征摘要】
2017.02.09 JP 2017-0225711.一种半导体装置，具备：第1电极；多个第1区域，上述多个第1区域分别包括：设在上述第1电极之上的第1导电型的第1半导体区域；设在上述第1半导体区域之上的第2导电型的第2半导体区域；设在上述第2半导体区域之上的第1导电型的第3半导体区域；设在上述第3半导体区域之上的第2导电型的第4半导体区域；及设在上述第2半导体区域之上的栅极电极，上述栅极电极在与从上述第1半导体区域朝向上述第2半导体区域的第1方向垂直的第2方向上隔着栅极绝缘层而与上述第3半导体区域面对，上述多个第1区域在上述第2方向及第3方向上相互隔开间隔，上述第3方向与上述第1方向及上述第2方向垂直；多个第2区域，上述多个第2区域在上述第2方向及上述第3方向上相互隔开间隔，上述多个第1区域及上述多个第2区域在上述第2方向上交替地设置，上述多个第2区域分别包括：设在上述第1电极之上的第2导电型的第5半导体区域；设在上述第5半导体区域之上的第2导电型的第6半导体区域；及设在上述第6半导体区域之上的第1导电型的第7半导体区域；第1导电型的第8半导体区域，上述第8半导体区域在上述第3方向上设在上述第1半导体区域彼此之间及上述第5半导体区域彼此之间，上述第8半导体区域与上述多个第1半导体区域电连接：第2导电型的第9半导体区域，设在上述第8半导体区域之上；第1导电型的第10半导体区域，设在上述第9半导体区域之上；多个第2电极，设在上述多个第3半导体区域、上述多个第4半导体区域及上述多个第7半导体区域之上，上述多个第2电极与上述多个第4半导体区域及上述多个第7半导体区域电连接；以及第3电极，隔着第1绝缘层设在上述第10半导体区域之上，上述第3电极包括位于上述第2电极彼此之间的布线部，上述第3电极与上述多个第2电极隔开间隔，上述第3电极与上述多个栅极电极电连接。2.如权利要求1所述的半导体装置，上述第10半导体区域与上述多个第3半导体区域及上述多个第7半导体区域电连接。3.如权利要求1所述的半导体装置，上述第8半导体区域具有在上述第3方向上位于上述第5半导体区域彼此之间的第1部分，上述第1部分的上述第3方向上的长度大于等于200μm。4.如权利要求1所述的半导体装置，上述第8半导体区域在上述第3方向上设有多个，各个上述第8半导体区域设在上述第3方向上相邻的上述第1半导体区域彼此之间、以及上述第3方向上相邻的上述第5半导体区域彼此之间。5.如权利要求1所述的半导体装置，上述第8半导体区域的一部分在上述第2区域中沿上述第3方向延伸，上述第8半导体区域的上述一部分在上述第2方向上设在上述第5半导体区域彼此之间。6.如权利要求1所述的半导体装置，上述第10半导体区域的第1导电型的载流子浓度比上述第3半导体区域的第1导电型的载流子浓度高，并且比上述第...

【专利技术属性】
技术研发人员：玉城朋宏，中村和敏，下条亮平，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本,JP