一种超宽带模拟倍频激励系统技术方案

本实用新型专利技术公开了一种超宽带模拟倍频激励系统，包括FPGA控制器和数据处理电路，所述FPGA控制器的信号端通过同步预处理电路连接有计数器，所述计数器的内部设置有放大调理电路，所述FPGA控制器的信号端还连接有数据处理电路，所述数据处理电路包括数据寄存器和差分电路，所述数据寄存器的信号端连接有数据选择器，所述数据选择器的信号端与差分电路相连接，所述数据选择器的信号输出端连接有串并转换电路，所述计数器的信号端交互连接有任意数分频器，所述任意数分频器的输出端通过使能信号与FPGA控制器相连接，该系统锁相时间短，同时具有无类比电路、无抖动、无内部振荡器、功耗低等优点，增强了倍频的精度，扩大了倍频范围。

An ultra wideband analog frequency doubling excitation system

The utility model discloses an ultra-wideband analog frequency doubling excitation system, which comprises an FPGA controller and a data processing circuit. The signal end of the FPGA controller is connected with a counter through a synchronous pre-processing circuit, the internal part of the counter is provided with an amplification and adjustment circuit, and the signal end of the FPGA controller is also connected with a data processing circuit. The data processing circuit includes a data register and a differential circuit, the signal end of the data register is connected with a data selector, the signal end of the data selector is connected with a differential circuit, the signal end of the data selector is connected with a series-parallel conversion circuit, and the signal end of the counter is interactively connected. The output of the arbitrary number divider is connected with the FPGA controller by an enable signal. The system has the advantages of short phase-locked time, no analog circuit, no jitter, no internal oscillator, low power consumption, etc., which enhances the frequency doubling accuracy and enlarges the frequency doubling range.

【技术实现步骤摘要】
一种超宽带模拟倍频激励系统
本技术涉及倍频激励系统领域，具体为一种超宽带模拟倍频激励系统。
技术介绍
近几年来，越来越多的科研机构致力于开发新型的倍频激励系统，无论在数字还是模拟领域，都有了崭新的突破，但是在倍频系统内部还存在以下不足之处：例如，申请号为201720426912.4，专利名称为一种基于线性调频体制的多通道激励源发射系统的技术专利：其将MIMO技术和线性调频连续波相结合，以线性调频波为基础，通过发射波形体制与激励源的创新设计实现多通道同步探测技术，实现多通道信号同步发射与接收，并为海洋回波探测提供一种新的发射方案设计。但是，现有的超宽带模拟倍频激励系统存在以下缺陷：(1)现有的倍频激励系统，采用基于DPLL的倍频电路，该倍频电路是系统相位锁定与时钟倍频同时进行的，因此倍频过程中，必然受到DPLL自身因素的制约；(2)对于倍频电路，目前大部分都是基于锁相环技术开发的，因此不可避免地也会将锁相环中设计存在的矛盾带入倍频设计中，即使系统倍频的范围很宽，但由于PLL的自身缺陷所带来的频谱纯度差、抖动明显、噪声大等缺点是不可避免的。
技术实现思路
为了克服现有技术方案的不足，本技术提供一种超宽带模拟倍频激励系统，能有效的解决
技术介绍
提出的问题。本技术解决其技术问题所采用的技术方案是：一种超宽带模拟倍频激励系统，包括FPGA控制器和数据处理电路，所述FPGA控制器的信号端通过同步预处理电路连接有计数器，所述计数器的内部设置有放大调理电路，所述FPGA控制器的信号端还连接有数据处理电路，所述数据处理电路包括数据寄存器和差分电路，所述数据寄存器的信号端连接有数据选择器，所述数据选择器的信号端与差分电路相连接，所述差分电路的信号端还连接有高斯滤波器，所述数据选择器的信号输出端连接有串并转换电路，所述串并转换电路的信号输出端连接有码变换器，所述计数器的信号端交互连接有任意数分频器，所述任意数分频器的输出端通过使能信号与FPGA控制器相连接。进一步地，所述放大调理电路包括信号放大器，所述信号放大器的反向输入端分别连接有第一电阻和第三电阻，所述第一电阻的另一端直接接地。进一步地，所述第三电阻的另一端反馈连接到信号放大器的输出端。进一步地，所述信号放大器的同相输入端分别连接有第二电阻和第四电阻，所述第二电阻的另一端连接有输入信号端，所述第四电阻的另一端连接有数模转换器。进一步地，所述信号放大器的信号输出端与数模转换器输入端相连接。与现有技术相比，本技术的有益效果是：(1)本技术的倍频激励系统，根据FPGA流水线的操作思想，锁相时间短，同时具有无类比电路、无抖动、无内部振荡器、功耗低等优点，增强了倍频的精度，扩大了倍频范围，在系统资源允许的范围内，合理地利用芯片面积与速度的关系，以较少的逻辑单元，设计出高速倍频系统；(2)本技术的倍频激励系统的内部设置有任意数分频器，采用任意数分频算法，使得倍频后输出信号的频率范围可以从0Hz到系统时钟的最高频率，简化了系统时钟的分频问题，且系统同步过程和倍频过程是两个独立的过程，相互之间不存在依附关系，因此可以将两个过程分别做优化处理。附图说明图1为本技术的整体结构示意图；图2为本技术的放大调理电路图。图中标号：1-FPGA控制器；2-同步预处理电路；3-计数器；4-放大调理电路；5-数据处理电路；6-数据寄存器；7-数据选择器；8-串并转换电路；9-任意数分频器；10-高斯滤波器；11-差分电路；12-码变换器。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。如图1和图2所示，本技术提供了一种超宽带模拟倍频激励系统，包括FPGA控制器1和数据处理电路5，所述FPGA控制器1的信号端通过同步预处理电路2连接有计数器3，所述计数器3的内部设置有放大调理电路4，所述FPGA控制器1的信号端还连接有数据处理电路5，所述数据处理电路5包括数据寄存器6和差分电路11，所述数据寄存器6的信号端连接有数据选择器7，所述数据选择器7的信号端与差分电路11相连接，所述差分电路11的信号端还连接有高斯滤波器10，所述数据选择器7的信号输出端连接有串并转换电路8，所述串并转换电路8的信号输出端连接有码变换器12，所述计数器3的信号端交互连接有任意数分频器9，所述任意数分频器9的输出端通过使能信号与FPGA控制器1相连接。本实施例中，FPGA控制器1对输入参考时钟(CLK_IN)进行同步处理，对输入信号进行复制，使得输入信号与全局时钟(SYSCLK)达到同步(即使复制后的信号与输入参考时钟存在误差，误差也小于一个SYSCLK周期)，然后以SYSCLK为基准对CLK_IN进行计数，如果信号CLK_IN抖动很小或者周期恒定，则以n(n>1)个周期为单位进行计数，如果抖动很大，则以一个周期为单位进行计数，并将计数值作为输入传送给算法模块，算法模块经过一系列算法流程后，得到一个使能信号(/EN)，最后利用建立时间(Tsu)和保持时间(Th)的特性，以使能信号/EN低有效对SYSCLK选择输出，得到所需要的倍频信号。本实施例中，任意数分频器9内部采用任意数分频算法，使得倍频后输出信号的频率范围可以从0Hz到系统时钟的最高频率，简化了系统时钟的分频问题。所述放大调理电路4包括信号放大器S，所述信号放大器S的反向输入端分别连接有第一电阻R1和第三电阻R3，所述第一电阻R1的另一端直接接地GND，所述第三电阻R3的另一端反馈连接到信号放大器S的输出端，所述信号放大器S的同相输入端分别连接有第二电阻R2和第四电阻R4，所述第二电阻R2的另一端连接有输入信号端Vi，所述第四电阻R4的另一端连接有数模转换器DAC，所述信号放大器S的信号输出端与数模转换器DAC输入端相连接。本实施例中，放大调理电路4内部采用高精度运算放大器对中心偏置电压进行调节，使得输入信号端Vi的信号经过第二电阻R2接入放大调理电路，并将AD芯片的refout引脚输出2.5V连接到电阻R4上，电阻R1、R4相连，采用同相输入负反馈电路，具有输入阻抗高，输出信号相位不变等特点。本实施例中，本地复制时钟是与系统时钟同步的，而一切与系统时钟同步的信号必然与复制信号同步，那么对本地复制信号的倍频问题，就可以简化为对系统时钟的分频问题。本实施例中，倍频激励系统把锁相问题转化为“同步”问题来考虑，同步过程中最重要的概念就是“参照系”，对于锁相环而言，本地估算信号是以输入参考时钟为参照进行运算得来的，而若以系统时钟作为参照，本地复制信号必然与系统时钟同步，且与输入参考时钟同相，这样做的优点是相位锁定快，提高了芯片系统速度。本实施例中，设计的倍频系统，系统同步过程和倍频过程是两个独立的过程，相互之间不存在依附关系，因此可以将两个过程分别做优化处理。对于本领域技术人员而言，显然本技术不限于上述示范性实施例的细节，而且在不背离本技术的精神或基本特征的情况下，能够以其本文档来自技高网...

【技术保护点】
1.一种超宽带模拟倍频激励系统，包括FPGA控制器(1)和数据处理电路(5)，其特征在于：所述FPGA控制器(1)的信号端通过同步预处理电路(2)连接有计数器(3)，所述计数器(3)的内部设置有放大调理电路(4)，所述FPGA控制器(1)的信号端还连接有数据处理电路(5)，所述数据处理电路(5)包括数据寄存器(6)和差分电路(11)，所述数据寄存器(6)的信号端连接有数据选择器(7)，所述数据选择器(7)的信号端与差分电路(11)相连接，所述差分电路(11)的信号端还连接有高斯滤波器(10)，所述数据选择器(7)的信号输出端连接有串并转换电路(8)，所述串并转换电路(8)的信号输出端连接有码变换器(12)，所述计数器(3)的信号端交互连接有任意数分频器(9)，所述任意数分频器(9)的输出端通过使能信号与FPGA控制器(1)相连接。

【技术特征摘要】
1.一种超宽带模拟倍频激励系统，包括FPGA控制器(1)和数据处理电路(5)，其特征在于：所述FPGA控制器(1)的信号端通过同步预处理电路(2)连接有计数器(3)，所述计数器(3)的内部设置有放大调理电路(4)，所述FPGA控制器(1)的信号端还连接有数据处理电路(5)，所述数据处理电路(5)包括数据寄存器(6)和差分电路(11)，所述数据寄存器(6)的信号端连接有数据选择器(7)，所述数据选择器(7)的信号端与差分电路(11)相连接，所述差分电路(11)的信号端还连接有高斯滤波器(10)，所述数据选择器(7)的信号输出端连接有串并转换电路(8)，所述串并转换电路(8)的信号输出端连接有码变换器(12)，所述计数器(3)的信号端交互连接有任意数分频器(9)，所述任意数分频器(9)的输出端通过使能信号与FPGA控制器(1)相连接。2...

【专利技术属性】
技术研发人员：周开斌，毛艳，
申请(专利权)人：成都创新达微波电子有限公司，
类型：新型
国别省市：四川,51