本发明专利技术的实施例包括一种半导体结构和一种制造此类结构的方法。在一个实施例中，该半导体结构包括形成在衬底之上的第一鳍和第二鳍。该第一鳍可以包括第一半导体材料并且第二鳍可以包括第二半导体材料。在一个实施例中，与第一鳍邻近地形成第一保持架结构，并且与第二鳍邻近地形成第二保持架结构。另外，实施例可以包括：形成在第一鳍之上的第一栅极电极，在这里该第一保持架结构直接接触第一栅极电极；以及形成在第二鳍之上的第二栅极电极，在这里该第二保持架结构直接接触第二栅极电极。
【技术实现步骤摘要】
【国外来华专利技术】基于鳍的III-V/SI或GECMOSSAGE集成
本专利技术的实施例处于半导体器件以及处理的领域，并且特别地处于自对准栅极边缘结构在CMOS器件中的集成的领域，所述CMOS器件包括具有用于其沟道区的不同半导体材料的非平面N型和P型晶体管。
技术介绍
在过去的几十年里，集成电路中的特征的缩放已经成为不断发展的半导体产业后面的驱动力。缩放到越来越小的特征实现在半导体芯片的有限基板面上的增加的功能单元密度。例如，使晶体管大小收缩允许在芯片上合并增加的数目的存储器或逻辑器件，从而导致具有增加的容量的产品的制造。然而，对日益更大的容量的驱动并不是没有问题的。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，随着器件尺寸持续按比例缩小，多栅极晶体管（诸如三栅极晶体管）已经变得更加普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在某些情况下，三栅极晶体管可以电耦合以形成互补金属氧化物半导体（CMOS）器件。CMOS器件包括可耦合在一起以执行逻辑运算的互补的N型和P型晶体管对。为了优化CMOS的性能，常常有必要用不同半导体材料形成N型和P型晶体管。通常，这通过在第一半导体衬底中形成第二半导体材料的岛来完成。例如，在图1A中，向硅衬底105中蚀刻开口110。此后，如图1B中图示的，在开口110中外延生长第二半导体材料以形成岛区112。然后，如图1C中图示的，可以利用干法蚀刻工艺将多个鳍120图案化到衬底105和岛区112中。然而，随着鳍的关键尺寸继续减小，干法蚀刻工艺开始产生问题。各向异性的干法蚀刻工艺（诸如用来形成高高宽比鳍的那些工艺）通常包括离子轰击和钝化的结合。钝化层形成在所暴露的表面上，并且离子轰击去除了钝化层和被从所暴露的平面表面蚀刻的材料。照此，干法蚀刻工艺使半导体材料暴露于钝化物种并被离子轰击。相应地，干法蚀刻工艺可以引入杂质并且在被蚀刻的鳍中生成表面缺陷，其负面地影响制造有鳍120的三栅极晶体管器件的性能。已经发现，当将Ⅲ-V半导体材料暴露于干法蚀刻工艺时，它特别易形成表面缺陷。因此，当利用Ⅲ-V半导体材料来形成岛区时，与在半导体衬底的其他部分中形成的鳍相比，利用干法蚀刻工艺形成的结果得到的鳍可能具有差的性能特性。附图说明图1A是具有蚀刻到表面中的开口的半导体衬底的横截面图示。图1B是在半导体衬底的开口中外延生长第二半导体材料之后的半导体衬底的横截面图示。图1C是在利用干法蚀刻工艺形成多个鳍之后的半导体衬底的横截面图示。图2A是根据本专利技术的一个实施例的包括帽（cap）层的半导体衬底的横截面图示。图2B是根据本专利技术的一个实施例的在形成鳍并且在各鳍之间形成浅沟槽隔离（STI）层之后的半导体衬底的横截面图示。图2C是根据本专利技术的一个实施例的在衬底的N型区中的鳍被去除之后的半导体衬底的横截面图示。图2D是根据本专利技术的一个实施例的在衬底的N型区中的鳍开口中生长替换鳍之后的半导体衬底的横截面图示。图2E是根据本专利技术的一个实施例的在STI层凹进在鳍的顶表面下方之后的半导体衬底的横截面图示。图2F是根据本专利技术的一个实施例的在鳍的暴露表面之上形成保持架间隔件之后的半导体衬底的横截面图示。图2G是根据本专利技术的一个实施例的在保持架间隔件之间以及在保持架间隔件上方设置保持架填充材料之后的半导体衬底的横截面图示。图2H是根据本专利技术的一个实施例的在使保持架填充材料和保持架间隔件层凹进且使鳍的顶表面暴露之后的半导体衬底的横截面图示。图2I是根据本专利技术的一个实施例的在去除帽层和帽层之后的半导体衬底的横截面图示。图2J是根据本专利技术的一个实施例的在去除保持架间隔件之后的半导体衬底的横截面图示。图2K是根据本专利技术的一个实施例的在鳍之上沉积虚设栅极电极之后的半导体衬底的横截面图示。图2L是根据本专利技术的一个实施例的在用金属栅极电极替换虚设栅极电极之后的半导体衬底的横截面图示。图3是实施本专利技术的一个或多个实施例的插入器的横截面图示。图4是包括根据本专利技术的实施例构建的一个或多个晶体管的计算设备的示意图。具体实施方式本文中描述的是包括半导体封装的系统和形成此类半导体封装的方法。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各种方面以将他们的工作的实质传达给本领域中的其他技术人员。然而，对本领域技术人员将显而易见的是，可以仅利用描述的方面中的一些来实践本专利技术。为了解释的目的，阐述具体数字、材料和配置以便提供对说明性实施方式的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有该具体细节的情况下实践本专利技术。在其他实例中，公知的特征被省略或简化以便不使说明性实施方式模糊。将作为多个分立的操作，继而以最有助于理解本专利技术的方式来描述各种操作，然而，描述的顺序不应被解释为暗示这些操作必然是顺序相关的。特别地，这些操作不需要按照呈现的顺序来执行。本专利技术的一个或多个实施例针对具有一个或多个自对准栅极边缘（SAGE）结构的半导体结构或器件，该一个或多个自对准栅极边缘（SAGE）结构形成在至少由第一半导体材料形成的第一类型的鳍和由第二半导体材料形成的第二类型的鳍周围。根据一个实施例，该第二半导体材料是III-V半导体，并且利用第二类型的半导体材料形成的鳍不被暴露于干法蚀刻工艺。如上面描述的，通常通过在第一半导体材料的半导体衬底内外延生长第二半导体材料的岛来完成具有不同半导体材料的鳍的集成。在岛被形成之后，利用干法蚀刻工艺来对两种半导体材料图案化。相比之下，本专利技术的实施例包括在外延生长第二半导体材料之前利用干法蚀刻工艺使鳍图案化。然后可以在第一鳍周围形成浅沟槽隔离（STI）层。然后可以通过去除第一鳍中的一个或多个以在STI层中形成替换鳍开口来形成第二类型的鳍。替换鳍开口的侧壁限制第二半导体材料的外延生长以使得替换鳍具有与被图案化的第一鳍基本上相同的形状。相应地，第二半导体材料可以在不被暴露于干法蚀刻工艺的情况下被形成为高高宽比鳍。因此，本专利技术的实施例允许利用基本没有表面缺陷的III-V半导体材料来形成第二类型的鳍，否则情况将是这样，如果使III-V半导体材料暴露于干法蚀刻工艺的话。现在参考图2A，根据本专利技术的一个实施例，示出半导体衬底205的横截面图示。根据一个实施例，用来形成半导体衬底205的材料可以被称为第一半导体材料。该第一半导体材料可以是能够利用干法蚀刻工艺蚀刻而不对半导体材料的其余部分造成显著的表面损伤的任何适当的半导体材料。例如，该半导体衬底205可以是使用体硅或绝缘体上硅下部结构形成的结晶衬底。根据本专利技术的实施例，帽层230可以形成在半导体衬底205的顶表面之上。该帽层230可以是能够相对于半导体衬底205被选择性地蚀刻的半导体材料。例如，当半导体衬底205是硅衬底时，该帽层230可以是硅锗（SiGe）。根据一个实施例，该帽层230是外延生长的。可以选取帽层230的厚度T来在完成的晶体管器件中的沟道上方提供期望的栅极厚度，如将在下面更详细地描述的那样。现在参考图2B，示出在鳍220已经被图案化之后的半导体衬底205的横截面图示。根据本专利技术的实施例，该鳍220可以是高高宽比鳍，诸如具有2:1或更大的高度与宽度比的鳍。本专利技术的实施例包括鳍220，其具有在大约20nm和150nm本文档来自技高网...
【技术保护点】
1.一种半导体结构，包括：衬底；形成在衬底之上的第一鳍，其中该第一鳍包括第一半导体材料；与第一鳍邻近形成的第一保持架结构，其中该第一鳍的每个侧壁都以第一间距与第一保持架的最近侧壁间隔开；形成在第一鳍之上的第一栅极电极，其中该第一保持架结构直接接触第一栅极电极；形成在衬底之上的第二鳍，其中该第二鳍包括第二半导体材料；与第二鳍邻近形成的第二保持架结构，其中该第二鳍的每个侧壁都以第二间距与第二保持架的最近侧壁间隔开；以及形成在第二鳍之上的第二栅极电极，其中该第二保持架结构直接接触第二栅极电极。
【技术特征摘要】
【国外来华专利技术】1.一种半导体结构，包括：衬底；形成在衬底之上的第一鳍，其中该第一鳍包括第一半导体材料；与第一鳍邻近形成的第一保持架结构，其中该第一鳍的每个侧壁都以第一间距与第一保持架的最近侧壁间隔开；形成在第一鳍之上的第一栅极电极，其中该第一保持架结构直接接触第一栅极电极；形成在衬底之上的第二鳍，其中该第二鳍包括第二半导体材料；与第二鳍邻近形成的第二保持架结构，其中该第二鳍的每个侧壁都以第二间距与第二保持架的最近侧壁间隔开；以及形成在第二鳍之上的第二栅极电极，其中该第二保持架结构直接接触第二栅极电极。2.根据权利要求1所述的半导体结构，其中该第二半导体材料是III-V半导体材料。3.根据权利要求2所述的半导体结构，其中该第二鳍包括：与衬底接触的缓存层；以及形成在缓冲层之上的有源区，其中该有源区由第二半导体材料来形成。4.根据权利要求3所述的半导体结构，其中该有源区的顶表面是原子级光滑的。5.根据权利要求3所述的半导体结构，其中该缓冲层是渐变缓冲层。6.根据权利要求3所述的半导体结构，其中该缓冲层是GaAs并且沟道区是InGaAs。7.根据权利要求3所述的半导体结构，其中该第一半导体材料是与第二半导体材料不同的III-V半导体材料，并且其中该第一半导体材料是与衬底不同的材料。8.根据权利要求7所述的半导体结构，其中该第一鳍进一步包括半导体材料的堆叠。9.根据权利要求8所述的半导体结构，其中该第一鳍中的半导体材料的堆叠是SiGe/Ge/SiGe堆叠，其中Ge部分形成第一鳍中的沟道区。10.根据权利要求1所述的半导体结构，其中该第一鳍是与第二鳍不同的高度。11.根据权利要求1所述的半导体结构，进一步包括将第一栅极电极电耦合至第二栅极电极的互连。12.根据权利要求11所述的半导体结构，其中该半导体结构形成互补金属氧化物半导体（CMOS）器件。13.根据权利要求11所述的半导体结构，其中该第一鳍是P型晶体管的部件并且第二鳍是N型晶体管的部件。14.一种形成半导体结构的方法，包括：在利用第一半导体材料形成的衬底之上形成帽层，其中该帽层相对于第一半导体材料具有蚀刻选择性；在衬底中形成第一鳍和第二鳍；在衬底之上并且在第一鳍和第二鳍周围形成浅沟槽隔离（STI）层；去除第二鳍以在STI层中形成开口；在开口中外延生长第二半导体材料以形成替...
【专利技术属性】
技术研发人员：W拉赫马迪，MV梅茨，G德韦伊，CS莫哈帕特拉，JT卡瓦利罗斯，AS墨菲，T加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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