具有阵列式多层法拉第屏蔽环结构的LDMOS器件制造技术

本发明专利技术公开了一种具有阵列式多层法拉第屏蔽环结构的LDMOS器件，结构包括：P+衬底层、P‑外延层、P+注入层、P阱区、漂移区、栅下氧化层、栅极电极、源极电极、漏极电极、背面金属以及源极深槽互连金属；还包括至少三层的法拉利环屏蔽层，所述的法拉利环屏蔽层每层均为阵列式结构，且覆盖整个栅极电极并向源极和漏极延伸，各层法拉利环屏蔽层之间的阵列完全对齐。本发明专利技术能使栅下漏侧峰值电场得到更好的平坦化以及弱化；法拉第屏蔽环覆盖至源极一侧，在改善栅下漏侧峰值电场的同时，还可降低栅极漏电流，使器件可靠性得到提高，并且降低功耗；阵列式法拉第屏蔽环设计，在降低峰值电场的同时还有效提升器件的输出电流，提高器件的功率密度，降低功耗。

LDMOS device with array type multilayer Faraday shielding ring structure

The invention discloses an LDMOS device with an array multilayer Faraday shielded ring structure, which consists of a P+ substrate layer, a P epitaxial layer, a P+ injection layer, a P well area, a drift zone, a lower gate oxide layer, a gate electrode, a source electrode, a drain electrode, a back metal and a source deep slot interconnect metal, and at least three layers. The Ferrari ring shield layer, the Ferrari ring shield layer each is an array structure, and covers the entire gate electrode and extends to the source and drain, and the array between the layers of each layer of the Ferrari ring is fully aligned. The invention can make the peak electric field of the drain side of the grid better flatten and weaken, and the Faraday shield ring covers the side of the source, improves the grid leakage current, improves the device reliability and reduces the power consumption while improving the peak electric field under the gate leakage side, and reduces the power consumption. The array type Faraday shielding ring is designed to reduce the peak. The value of the electric field can also effectively increase the output current of the device, increase the power density of the device and reduce the power consumption.

【技术实现步骤摘要】
具有阵列式多层法拉第屏蔽环结构的LDMOS器件
本专利技术涉及一种具有阵列式多层法拉第屏蔽环结构的LDMOS器件。
技术介绍
LDMOS是一种横向双扩散结构的射频功率器件，和普通功率MOS器件相比，LDMOS器件在靠近栅极侧多了一个轻掺杂的漂移区，用以承担器件工作的高压。在靠近栅附近漂移区的表面存在高电场，导致器件在高电场附近首先击穿，和普通的MOS器件相比，LDMOS具有准饱和效应和大功率情况下的负阻效应。正因为LDMOS的这些结构特点，和双极晶体管相比，具有线性度高、增益高、温度稳定性好、可承受的驻波失配比高、偏置电路简单等明显优点。因此，LDMOS广泛应用于射频放大器，如脉冲雷达，HF、VHF、UHF和WiMAXTM通信系统，工业、科学和医疗应用，航空电子等领域。与SiGe和GaAs工艺相比，虽然Si基LDMOS技术在高频和噪声等性能上并不是最好的，但其工艺更为成熟，成本低，功耗小，因此应用广泛，尤其是随着器件特征尺寸的等比例缩小，LDMOS晶体管的频率和噪声特性也逐渐得到改善。因此，LDMOS作为射频功率器件有着广阔的发展前景。击穿电压是LDMOS器件最为重要的静态参数，体现了器件的可靠性与实用性。沟道及漂移区的电场分布在栅下漏侧有一个极高的峰值电场，导致此处的PN结最容易被击穿，所以，如何降低此处的峰值电场就非常重要。参考专利CN104347724A公开了一种具有屏蔽环的LDMOS器件，在栅极电极表面形成了一个对栅极电极半包围的屏蔽环；参考专利CN104269437A公开了一种具有双层屏蔽环的LDMOS器件，在栅极电极表面形成了一个对栅极电极半包围的第一和第二层屏蔽环。这两篇专利的结构使得射频LDMOS器件的击穿电压得到改变，优化射频LDMOS器件的性能，但也存在缺点：a)仅对栅下漏侧的电场进行改良b)仅有一层或两层屏蔽环结构，对栅下漏侧的电场改良并非最优化c)不能改善栅极漏电流d)屏蔽环的引入使电场平坦化的同时也耗尽了部分沟道中的载流子，降低了输出电流和功率密度
技术实现思路
本专利技术的目的在于提供一种具有阵列式多层法拉第屏蔽环结构的LDMOS器件。本专利技术的目的通过以下技术方案实现：一种具有阵列式多层法拉第屏蔽环结构的LDMOS器件，其结构包括：P+衬底层、P-外延层、P+注入层、P阱区、漂移区、栅下氧化层、栅极电极、源极电极、漏极电极、背面金属以及源极深槽互连金属；所述P-外延层生长在P+衬底层上；所述P+注入层生长于P-外延层一侧，穿过P-外延层并沉入P+衬底层内；所述P阱区生长在P-外延层上，一侧与P+注入层接触；所述漂移区设置于P阱区两侧，包括轻掺杂漂移区和重掺杂漂移区，靠近栅极电极侧为轻掺杂漂移区，靠近源极电极、漏极电极侧为重掺杂漂移区；所述栅极电极设置于P阱区上，与P阱区形成沟道区；所述源极电极设置于P+注入层上并延伸至P阱区一侧的漂移区上方；所述栅极电极与P沟道之间由栅氧化层共同形成MOS结构；所述漏极电极设置于P-外延层上并延伸至P阱区另一侧的漂移区上方；所述背面金属设置于P+衬底层背面，源极电极通过源极深槽互连金属与背面金属连接，其特征在于：还包括至少三层的法拉利环屏蔽层，每层法拉利环屏蔽层均为阵列式结构，且横跨整个栅极电极并向源极和漏极延伸，各层法拉利环屏蔽层之间的阵列完全对齐。优选的，所述漂移区包括第一重掺杂N+漂移区、轻掺杂N-漂移区、第二重掺杂N+漂移区，所述第一重掺杂N+漂移区一端伸入P+注入层内，另一端伸入P阱区，所述轻掺杂N-漂移区、第二重掺杂N+漂移区依次排列在P阱区的另一侧。优选的，所述法拉利环屏蔽层采用钨硅制成。本专利技术通过多层法拉第屏蔽环，能使栅下漏侧峰值电场得到更好的平坦化以及弱化，而结构仅是稍微复杂一点；法拉第屏蔽环覆盖至源极一侧，在改善栅下漏侧峰值电场的同时，还有效降低栅极漏电流，使器件可靠性得到显著提高，并且降低功耗；阵列式法拉第屏蔽环设计，使得在降低峰值电场的同时还有效提升器件的输出电流，提高器件的功率密度，进一步降低功耗。总之，本专利技术通过添加独特的阵列式多层法拉第屏蔽环，能显著地改善器件漂移区表面的电场分布，进一步提升器件性能。附图说明图1为本专利技术具有阵列式多层法拉第屏蔽环结构的LDMOS器件的结构图。图2为本专利技术具有阵列式多层法拉第屏蔽环结构的LDMOS器件的剖面示意图。图3为图2的俯视图。具体实施方式实施例1如图1-3所示，本具有阵列式多层法拉第屏蔽环结构的LDMOS器件，其结构包括：P+衬底层101、P-外延层102、P+注入层103、P阱区104、漂移区、栅极电极108、栅下氧化层114、源极电极109、漏极电极113、背面金属111以及源极深槽互连金属110；所述P-外延层102生长在P+衬底层101上；所述P+注入层103生长于P-外延层102一侧，穿过P-外延层并沉入P+衬底层内；所述P阱区生长在P-外延层上，一侧与P+注入层接触；所述漂移区包括第一重掺杂N+漂移区105、轻掺杂N-漂移区106、第二重掺杂N+漂移区107，所述第一重掺杂N+漂移区105一端伸入P+注入层103内，另一端伸入P阱区104，所述轻掺杂N-漂移区106、第二重掺杂N+漂移区107依次排列在P阱区104的另一侧；所述栅极电极108设置于P阱区104和栅下氧化层114上，与P阱区104形成沟道区；所述栅下氧化层114设置于P阱区104和栅极电极108之间，形成MOS结构；所述源极电极109设置于P+注入层103上并延伸至P阱区104一侧的第一重掺杂N+漂移区105上方；所述漏极电极113设置于P-外延层上并延伸至第二重掺杂N+漂移区107上方；所述背面金属111设置于P+衬底层101背面，源极电极109通过源极深槽互连金属110与背面金属111连接，还包括三层的法拉利环屏蔽层112，每层法拉利环屏蔽层由多条平行的钨硅化物组成，相邻的钨硅化物之间形成间隙，整层法拉利环屏蔽层呈现出阵列式结构，法拉利环屏蔽层横跨整个栅极电极并向源极和漏极延伸，各层法拉利环屏蔽层之间的阵列完全对齐。本具有阵列式多层法拉第屏蔽环结构的LDMOS器件的制备方法为：P+硅衬底采用[111]晶向的含锗重掺硅硼单晶衬底，其电阻率约为6.5mΩ·cm，其硼离子注入浓度约为2*1019cm-3，锗离子浓度约为1.5*1020cm-3，衬底尺寸为4-6英寸，厚度为10-80μm。P+硅衬底上外延形成含锗轻掺硅硼P-外延区域，其硼离子注入浓度约为1*1015cm-3，锗离子浓度约为1*1016cm-3，其厚度为6-15μm(外延层的具体厚度和掺杂浓度根据器件的不同耐压要求会有所调整)。采用离子注入和扩散，形成了P+注入下沉层，并且P+下沉层穿过外延层，其底部与P+硅衬底接触。其硼离子注入浓度约为1*1015cm-3，锗离子浓度约为1*1016cm-3(外延层的具体厚度和掺杂浓度根据器件的不同耐压要求会有所调整)。P阱区，其硼离子注入浓度约为1*1014cm-3，锗离子浓度约为1*1015cm-3，能量为40～60Kev，低高两步退火为800℃/4～128小时和1000℃/16小时(外延层的具体厚度和掺杂浓度根据器件的不同耐压要求会有所调整)。重掺杂N+漂移区域，离子注入形成N+阱并刻蚀成台本文档来自技高网...

【技术保护点】
1.一种具有阵列式多层法拉第屏蔽环结构的LDMOS器件，其结构包括：P+衬底层、P‑外延层、P+注入层、P阱区、漂移区、栅下氧化层、栅极电极、源极电极、漏极电极、背面金属以及源极深槽互连金属；所述P‑外延层生长在P+衬底层上；所述P+注入层生长于P‑外延层一侧，穿过P‑外延层并沉入P+衬底层内；所述P阱区生长在P‑外延层上，一侧与P+注入层接触；所述漂移区设置于P阱区两侧，包括轻掺杂漂移区和重掺杂漂移区，靠近栅极电极侧为轻掺杂漂移区，靠近源极电极、漏极电极侧为重掺杂漂移区；所述栅极电极设置于P阱区上，与P阱区形成沟道区；所述源极电极设置于P+注入层上并延伸至P阱区一侧的漂移区上方；所述栅极电极与P沟道之间由栅氧化层共同形成MOS结构；所述漏极电极设置于P‑外延层上并延伸至P阱区另一侧的漂移区上方；所述背面金属设置于P+衬底层背面，源极电极通过源极深槽互连金属与背面金属连接，其特征在于：还包括至少三层的法拉利环屏蔽层，每层法拉利环屏蔽层均为阵列式结构，且横跨整个栅极电极并向源极和漏极延伸，各层法拉利环屏蔽层之间的阵列完全对齐。

【技术特征摘要】
1.一种具有阵列式多层法拉第屏蔽环结构的LDMOS器件，其结构包括：P+衬底层、P-外延层、P+注入层、P阱区、漂移区、栅下氧化层、栅极电极、源极电极、漏极电极、背面金属以及源极深槽互连金属；所述P-外延层生长在P+衬底层上；所述P+注入层生长于P-外延层一侧，穿过P-外延层并沉入P+衬底层内；所述P阱区生长在P-外延层上，一侧与P+注入层接触；所述漂移区设置于P阱区两侧，包括轻掺杂漂移区和重掺杂漂移区，靠近栅极电极侧为轻掺杂漂移区，靠近源极电极、漏极电极侧为重掺杂漂移区；所述栅极电极设置于P阱区上，与P阱区形成沟道区；所述源极电极设置于P+注入层上并延伸至P阱区一侧的漂移区上方；所述栅极电极与P沟道之间由栅氧化层共同形成MOS结构；所述漏极电极设置于P-外延层上...

【专利技术属性】
技术研发人员：周祥兵，高小平，高潮，黄素娟，
申请(专利权)人：扬州江新电子有限公司，
类型：发明
国别省市：江苏,32