用于高速缓存控制操作的指令和逻辑制造技术

在一个实施例中，处理器包括：取出逻辑，用于取出指令；解码逻辑，用于解码指令；高速缓存存储器；以及控制逻辑，用于接收高速缓存过滤指令，并且响应于高速缓存过滤指令，仅使存储器地址空间的选择的部分有资格被高速缓存在高速缓存存储器中。高速缓存过滤指令可以指示存储器地址空间的选择的部分。描述了并要求保护其他实施例。

Instructions and logic for caching control operations

In one embodiment, the processor includes: fetching logic to take out instructions; decoding logic, decoding instructions; cache memory; and control logic to receive cache filtering instructions, and respond to the cache filtering instruction, only to qualify the selection part of the memory address space. Caching is in the cache memory. The cache filter instruction can indicate the selected part of the memory address space. Other examples are described and required to protect.

【技术实现步骤摘要】
【国外来华专利技术】用于高速缓存控制操作的指令和逻辑
本公开涉及处理逻辑、微处理器以及相关联的指令集架构领域，当由处理器或其他处理逻辑执行该指令集架构时，该指令集架构执行逻辑、数学或其他功能性操作。
技术介绍
高速缓存存储器是处理器和计算机系统中的常见组件。现代处理器可以包括多个层级的高速缓存存储器。这些高速缓存存储器适用于存储最近使用的和/或频繁使用的信息，从而可以避免从系统存储层级结构的较远部分(包括系统存储器、大容量存储器等)获得数据引起的等待时间。取决于在系统中执行的工作负荷的类型，高速缓存存储器利用可能不能改善性能。例如，当应用的工作集合超过高速缓存存储器的尺寸时，存储在高速缓存存储器中的工作集合的任何数据在被重新使用之前可能已经被新的数据驱逐。在诸如流化访问普遍存在的特定工作负荷情况中，通过大量时间步骤进行的外部循环可能不能受益于高速缓存存储器的使用，因为一个或多个内部循环的流化数据访问使数据在外部循环的下一迭代中利用之前被驱逐，从而影响性能。附图简述图1A是根据本公开的实施例的示例性计算机系统的框图，该计算机系统被形成为具有可以包括用于执行指令的执行单元的处理器。图1B示出了根据本公开的实本文档来自技高网...

【技术保护点】
1.一种处理器，包括：取出逻辑，用于取出指令；解码逻辑，用于解码所述指令；高速缓存存储器；以及控制逻辑，用于接收高速缓存过滤指令，并且响应于所述高速缓存过滤指令，仅使存储器地址空间的选择的部分有资格被高速缓存在所述高速缓存存储器中，所述高速缓存过滤指令用于指示所述存储器地址空间的所述选择的部分。

【技术特征摘要】
【国外来华专利技术】2015.11.23 US 14/948,8301.一种处理器，包括：取出逻辑，用于取出指令；解码逻辑，用于解码所述指令；高速缓存存储器；以及控制逻辑，用于接收高速缓存过滤指令，并且响应于所述高速缓存过滤指令，仅使存储器地址空间的选择的部分有资格被高速缓存在所述高速缓存存储器中，所述高速缓存过滤指令用于指示所述存储器地址空间的所述选择的部分。2.如权利要求1所述的处理器，其特征在于，进一步包括控制寄存器，用于存储过滤掩码，所述过滤掩码至少部分地基于所述高速缓存过滤指令的数据部分。3.如权利要求2所述的处理器，其特征在于，进一步包括算术逻辑单元，用于接收存储器访问请求的存储器地址的一部分，并且在所述存储器地址的所述部分与所述过滤掩码之间执行逻辑运算。4.如权利要求3所述的处理器，其特征在于，所述控制逻辑用于：当所述逻辑运算的结果是第一值时在所述高速缓存存储器中执行查找操作，以及当所述逻辑运算的结果不是所述第一值时阻止所述高速缓存存储器中的所述查找操作。5.如权利要求4所述的处理器，其特征在于，当所述逻辑运算的结果不是所述第一值时，所述控制逻辑用于将所述存储器访问请求转发至存储器层级结构的另一部分而不在所述高速缓存存储器中执行所述查找操作。6.如权利要求3所述的处理器，其特征在于，所述控制逻辑与目录相关联并且用于：当所述逻辑运算的结果不是第一值时对所述处理器的一个或多个高速缓存存储器发出一致性请求；以及否则将所述存储器访问请求发送至耦合到系统存储器的存储器控制器而不发出所述一致性请求。7.如权利要求2所述的处理器，其特征在于，所述控制逻辑用于将存储器访问请求的存储器地址的最低有效部分实现为标签值并且将对应于所述过滤掩码的所述存储器访问请求的所述存储器地址的第二部分实现为索引值的至少一部分。8.如权利要求2所述的处理器，其特征在于，所述高速缓存过滤指令包括：第一字段，用于指示所述高速缓存过滤指令指向的高速缓存存储器层级；以及第二字段，用于指示所述过滤掩码的宽度。9.如权利要求1所述的处理器，其特征在于，所述高速缓存过滤指令包括在启动具有尺寸大于所述高速缓存存储器的尺寸的工作集合的应用之前会执行的有特权指令。10.如权利要求1所述的处理器，其特征在于，所述高速缓存存储器包括适配在包括所述处理器的处理器封装的第一管芯上的存储器，所述处理器封装进一步包括第二管芯，所述第二管芯包括多个核和一个或多个其他高速缓存存储器。11.一种方法，包括：在与高速缓存存储器相关联的高速缓存控制器中接收存储器访问请求；在所述存储器访问请求的存储器地址的一部分与高速缓存过滤指令提供的过滤掩码之间执行逻辑运算；如果所述逻辑运算的结果满足高速缓存标准，则在所述高速缓存存储器中为所述存储器访问请求执行查找操作；以及如果所述逻辑运算的结果不满足所述高速缓存标准，则将所述存储器访问请求...

【专利技术属性】
技术研发人员：R·萨桑卡，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US