This application discloses a random loading of lock based and synchronous based methods. In one embodiment, a method of locking based in a processor for executing random sequence loading in a memory consistency model with shared memory resources is provided, and the method includes: defining memory resources that can be accessed by multiple asynchronous cores, and what the cache line is tracked by the access mask The word is accessed by the load, in which the cache line includes the memory resources, in which the mask bit in the access mask is set at the time of the words loaded to access the cache line, and the mask bit prevents the description of the cache line from which he is loaded from the plurality of asynchronous cores. The access to the word.
【技术实现步骤摘要】
乱序加载的基于锁的和基于同步的方法本申请是PCT国际申请号为PCT/US2013/045497、国际申请日为2013年6月12日、进入中国国家阶段的申请号为201380042996.6,题为“乱序加载的基于锁的和基于同步的方法”的专利技术专利申请的分案申请。原申请要求2012年6月15日由MohammadA.Abdallah提交的题为“ALOCK-BASEDANDSYNCH-BASEDMETHODFOROUTOFORDERLOADSINAMEMORYCONSISTENCYMODELUSINGSHAREDMEMORYRESOURCES”的共同待决共同转让的美国临时专利申请序号61/660,521的权益,并且该申请被整体地并入到本文中。
本专利技术总体涉及数字计算机系统,更具体地涉及用于选择指令(包括指令序列)的系统和方法。
技术介绍
要求处理器来处理相关或完全独立的多个任务。此类处理器的内部状态通常由在程序执行的每个特定时刻可能保持不同的值的寄存器组成。在程序执行的每个时刻,将内部状态图像称为处理器的架构状态。当架构代码执行切换成运行另一功能(例如,另一线程、进程或程序)时,然后必须保存机器/处理器的状态,使得新功能可以利用内部寄存器以构建其新状态。一旦新功能已终止,则可以丢弃其状态,并且先前情境的状态将被恢复且该执行又继续。此类切换过程称为情境切换,并且通常包括10个或数百个循环,尤其是在采用大量寄存器(例如,64、128、256)和/或乱序执行的现代架构的情况下。在线程感知硬件架构中,硬件支持用于有限数目的硬件支持线程的多个情境状态是正常的。在这种情况下 ...
【技术保护点】
1.一种用于在使用共享存储器资源的存储器一致性模型中执行乱序加载的、在处理器中的、基于锁的方法,所述方法包括:定义能够由多个异步核访问的存储器资源;以及由访问掩码跟踪高速缓存线的哪些字由加载访问,其中,所述高速缓存线包括所述存储器资源,其中所述访问掩码内的掩码位在所述加载访问所述高速缓存线的字时被设置,并且其中,所述掩码位阻止由来自所述多个异步核的其他加载对所述高速缓存线的所述字的访问。
【技术特征摘要】
2012.06.15 US 61/660,5211.一种用于在使用共享存储器资源的存储器一致性模型中执行乱序加载的、在处理器中的、基于锁的方法,所述方法包括:定义能够由多个异步核访问的存储器资源;以及由访问掩码跟踪高速缓存线的哪些字由加载访问,其中,所述高速缓存线包括所述存储器资源,其中所述访问掩码内的掩码位在所述加载访问所述高速缓存线的字时被设置,并且其中,所述掩码位阻止由来自所述多个异步核的其他加载对所述高速缓存线的所述字的访问。2.如权利要求1所述的方法,进一步包括:在由所述多个异构核中的一个异构核执行向所述高速缓存线的后续存储时,检查所述访问掩码;以及当对应于所述加载的、向所述高速缓存线的所述字的所述后续存储检测到所述访问掩码中的、对应于由所述加载访问的字的掩码位被设置时,引发缺失预测。3.如权利要求2所述的方法,其中,所述后续存储通过使用跟踪符寄存器来用信号发送对应于所述加载的加载队列条目,并且引发所述加载连同依赖于所述加载的指令一起进行缺失预测。4.如权利要求1所述的方法,进一步包括:响应于确定了后续加载正从高速缓存线的部分读取,设置对应于所述高速缓存线的所述部分的相应的访问掩码位。5.如权利要求1所述的方法,进一步包括:当访问了所述高速缓存线的、与所述掩码位相关联的所述字的所述加载退出时,清除所述掩码位。6.如权利要求1所述的方法,进一步包括:由加载队列条目引用寄存器跟踪加载队列条目引用,其中,当存储将数据保存到所述高速缓存线的、与所述加载队列条目引用寄存器中的匹配相对应的部分时,引发对应的加载队列条目进行缺失预测。7.如权利要求1所述的方法,其中所述存储器资源包括标志资源和数据资源,并且所述存储器资源能够由多个线程访问。8.一种微处理器,包括:多个异步核;存储器资源,所述存储器资源能够由所述多个异步核访问;以及访问掩码,所述访问掩码用于跟踪高速缓存线的哪些字由加载访问,其中,所述高速缓存线包括所述存储器资源,其中,所述加载在访问所述高速缓存线的字时设置所述访问掩码内的掩码位,并且其中,所述掩码位阻止由来自所述多个异步核的其他加载对所述高速缓存线的所述字的访问。9.如权利要求8所述的微处理器,其中,在由所述多个异构核中的一个异构核执行向所述高速缓存线的后续存储时,检查所述访问掩码,并且其中,当对应于所述加载的、向所述高速缓存线的所述字的所述后续存储检测到所述访问掩码中的、对应于由所述加载访问的字的掩码位被设置时,引发缺失预测。10.如权利要求9所述的微处理器,其中,所述后续存储通过使用跟踪符寄存器来用信号发送对应于所述加载的...
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